FPGA中自定义了一个FIFO有点问题怎么办？

henri

请教大神，我在FPGA中自定义了一个FIFO，一个RAM，两者都与DSP的总线XD（16位）相连，错误提示如下：
/ f+ U: b: A+ L& rError: The pin "XD[0]" has multiple drivers due to the non-tri-state driver "dataram:ram_hinbc2|altsyncram:altsyncram_component|altsyncram_lra1:auto_generated|q_a[13]"
; _% d" }, P" `: H9 f/ \一直到XD[15],都有同样的提示。
0 ~& c" `; h( N7 X1 u$ ~7 ~FIFO与RAM的片选地址并不相同，请问该如何处理，谢谢。
如下：
) p  S2 F5 ^7 Jnewfifo fifo2_ARMtodsp(//FIFO COMPONET
& p2 b) }9 ?, T( u$ C$ z9 F        .aclr(FIFO2CLR),
2 [$ D+ `5 R4 d% A) P0 \5 B        .data(DATA),
        .rdclk(XCLK_DSPOUT),
        .rdreq(FIFO2RD),
3 R+ f4 T6 @1 g  r+ w$ V$ z        .wrclk(FIFO_CLK),
- V* D  R- n9 A8 K- j7 w        .wrreq(FIFO2WR),
        .q(XD),
8 L& h7 b' x* E, m0 d3 c, `        .rdusedw(FIFO2RDDW),
1 v0 w; f/ u2 C8 v( N- ~; w5 d        .wrusedw(FIFO2WRDW)
        );
以上是FIFO的定义。
dataram ram_hinab1(
        .address(add_hin),
        .clken (cs_hinab1),
. j+ L  O1 o: j( z9 K6 o5 {. J6 G        .clock(XCLK_DSPOUT),
+ H: m7 O6 ~; V9 H        .data(RD_CNT_HINAB1),
        .wren(wr_hin),
9 w1 Z1 S& _  c        .q(XD)
. h) k5 P9 S1 r$ N9 H+ ]        );
" x9 `) @0 H) o1 P: x以上是RAM的定义。
! Z8 o" q, o7 l: a6 g两个模块都有.q(XD)。
请教大神，非常感谢！

wu68aq

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