中断应用概述--学习笔记

小样岁月

　　1. 中断类型
# A& z$ |- p; m- U$ {+ \　　在此不严格区分中断和异常，即简单的认为中断与异常一个概念。
7 f3 w/ p: w+ T  B　　M4 内核搭载了异常响应系统，支持众多的系统异常和外部中断。其中，F429芯片，系统异常10个，外部中断91个。除个别异常的优先级固定外，其它均可编程。stm32f4xx.h
$ u4 e5 Q& {0 l/ N- L
! d' o% |# |. ]  `

1. 　typedef enum IRQn
   
2. 
   # |: n# M$ Y1 I) h* m
3. 　　{
   
4. 
   ) Z2 u( A+ ^/ x* n7 i# S: B
5. 　　/****** Cortex-M4 Processor Exceptions Numbers ****************************************************************/
   
6. 
   
7. 　　NonMaskableInt_IRQn = -14, /*!< 2 Non Maskable Interrupt */
   3 ^8 `7 u- K" I3 z: d& q6 A
8. 
   
9. 　　MemoryManagement_IRQn = -12, /*!< 4 Cortex-M4 Memory Management Interrupt */
   5 w9 ?$ @+ w* S$ @
10. 
    * q( |2 `. D$ u
11. 　　BusFault_IRQn = -11, /*!< 5 Cortex-M4 Bus Fault Interrupt */
    
12. 
    
13. 　　UsageFault_IRQn = -10, /*!< 6 Cortex-M4 Usage Fault Interrupt */
    
14. 
      v+ p0 c! v* R4 q/ ?( k8 U
15. 　　SVCall_IRQn = -5, /*!< 11 Cortex-M4 SV Call Interrupt */
    
16. 
    
17. 　　DebugMonitor_IRQn = -4, /*!< 12 Cortex-M4 Debug Monitor Interrupt */
    5 B6 O- p! a  N4 C1 x+ ~" }3 u
18. 
    ) M5 v5 m* J. V9 _  d
19. 　　PendSV_IRQn = -2, /*!< 14 Cortex-M4 Pend SV Interrupt */
    5 E' g6 c9 t0 J4 u' Y# i6 C
20. 
    0 j! h- i; G: t. ]  d
21. 　　SysTick_IRQn = -1, /*!< 15 Cortex-M4 System Tick Interrupt */
    
22. 
    2 C( F8 k1 @! m" B1 p6 E+ I( R
23. 　　/****** STM32 specific Interrupt Numbers **********************************************************************/
    
24. 
    
25. 　　WWDG_IRQn = 0, /*!< Window WatchDog Interrupt */
    ' Q& _0 n4 |  N( X
26. 
    
27. 　　PVD_IRQn = 1, /*!< PVD through EXTI Line detection Interrupt */
    . S% t: C# i1 x4 U
28. 
    : j; a+ _( S" H7 w
29. 　　TAMP_STAMP_IRQn = 2, /*!< Tamper and TimeStamp interrupts through the EXTI line */
    
30. 
    
31. 　　RTC_WKUP_IRQn = 3, /*!< RTC Wakeup interrupt through the EXTI line */
    : d! Z) V1 w# c- X
32. 
    + x, o( C5 x* y; k7 ?9 d
33. 　　FLASH_IRQn = 4, /*!< FLASH global Interrupt */
    
34. 
    
35. 　　RCC_IRQn = 5, /*!< RCC global Interrupt */
    ! x/ J; v9 a% `- \6 f& [+ x7 I3 y
36. 
    
37. 　　EXTI0_IRQn = 6, /*!< EXTI Line0 Interrupt */
    
38. 
    & j2 v( a$ L' L2 H4 z# c4 w) r
39. 　　EXTI1_IRQn = 7, /*!< EXTI Line1 Interrupt */
    
40. 
    
41. 　　EXTI2_IRQn = 8, /*!< EXTI Line2 Interrupt */
    
42. 
    
43. 　　EXTI3_IRQn = 9, /*!< EXTI Line3 Interrupt */
    6 p+ M7 V5 Q7 o: |7 h
44. 
    
45. 　　EXTI4_IRQn = 10, /*!< EXTI Line4 Interrupt */
    
46. 
    : K, F/ s% W! I5 L. f7 G4 G
47. 　　DMA1_Stream0_IRQn = 11, /*!< DMA1 Stream 0 global Interrupt */
    
48. 
    
49. 　　DMA1_Stream1_IRQn = 12, /*!< DMA1 Stream 1 global Interrupt */
    
50. 
    ) `& ?% r6 i2 U# c- a2 s
51. 　　DMA1_Stream2_IRQn = 13, /*!< DMA1 Stream 2 global Interrupt */
    
52. 
    0 g7 C% F& h# t! q: ~+ O( z
53. 　　DMA1_Stream3_IRQn = 14, /*!< DMA1 Stream 3 global Interrupt */
    
54. 
    
55. 　　DMA1_Stream4_IRQn = 15, /*!< DMA1 Stream 4 global Interrupt */
    % q! a0 }1 t7 _1 b% c& ?
56. 
    1 C, ?* S% W. @) s* d- X
57. 　　DMA1_Stream5_IRQn = 16, /*!< DMA1 Stream 5 global Interrupt */
    
58. 
    
59. 　　DMA1_Stream6_IRQn = 17, /*!< DMA1 Stream 6 global Interrupt */
    
60. 
    
61. 　　ADC_IRQn = 18, /*!< ADC1, ADC2 and ADC3 global Interrupts */
    ! r" Y1 o/ k2 g9 y: r' I" E5 E
62. 
    ; z' K5 Q- C' b8 U7 C
63. 　　#if defined(STM32F429_439xx)
    ) ^8 n' x* r2 ^2 n
64. 
    
65. 　　CAN1_TX_IRQn = 19, /*!< CAN1 TX Interrupt */
    
66. 
    2 s: d+ D4 ?9 M% O
67. 　　CAN1_RX0_IRQn = 20, /*!< CAN1 RX0 Interrupt */
    
68. 
    ) ~) @5 o5 `3 p/ R$ K
69. 　　CAN1_RX1_IRQn = 21, /*!< CAN1 RX1 Interrupt */
    
70. 
    + z& s. I# ~) N+ u2 N- [
71. 　　CAN1_SCE_IRQn = 22, /*!< CAN1 SCE Interrupt */
    # N6 ^) J2 Q* O$ r7 V' f' M( `
72. 
    : W0 R" [* t9 b! \! ^. ~1 f) \+ T  e$ Z4 Y
73. 　　EXTI9_5_IRQn = 23, /*!< External Line[9:5] Interrupts */
    $ g2 X. L. A; S3 r" v" o0 [
74. 
    
75. 　　TIM1_BRK_TIM9_IRQn = 24, /*!< TIM1 Break interrupt and TIM9 global interrupt */
    
76. 
    
77. 　　TIM1_UP_TIM10_IRQn = 25, /*!< TIM1 Update Interrupt and TIM10 global interrupt */
      l) ?) V6 I8 c; n& n) T: L% J
78. 
    # l+ D: Q1 v3 v) N$ r
79. 　　TIM1_TRG_COM_TIM11_IRQn = 26, /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */
    
80. 
    
81. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt
    9 g" G( U- D" G2 p9 D
82. 
    
83. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt */
    : a9 i- e# z4 f: c2 l' v& N
84. 
    
85. 　　TIM2_IRQn = 28, /*!< TIM2 global Interrupt */
    
86. 
    & G/ W" ?( g4 ?: ]% A0 k) ~
87. 　　TIM3_IRQn = 29, /*!< TIM3 global Interrupt */
    ( k+ [: }( w+ Y9 V' r. K4 J
88. 
    $ r; N) P+ ~1 I! N6 `; A/ F0 i
89. 　　TIM4_IRQn = 30, /*!< TIM4 global Interrupt */
    $ I8 z# i/ O  V: s
90. 
      u/ F- V/ g: Y2 v
91. 　　I2C1_EV_IRQn = 31, /*!< I2C1 Event Interrupt */
    / A/ [% @- p. ^/ a
92. 
    * f( K' d/ q+ A5 L# j7 s3 e; I
93. 　　I2C1_ER_IRQn = 32, /*!< I2C1 Error Interrupt */
    
94. 
    6 _3 @2 s( u- R6 b
95. 　　I2C2_EV_IRQn = 33, /*!< I2C2 Event Interrupt */
    
96. 
    ' i$ S$ z2 q1 q* e$ i& w4 k
97. 　　I2C2_ER_IRQn = 34, /*!< I2C2 Error Interrupt */
    
98. 
    
99. 　　SPI1_IRQn = 35, /*!< SPI1 global Interrupt */
    9 X) O8 s% _7 M+ Q
100. 
     4 y& h& Z6 {4 n# X* ^2 w
101. 　　SPI2_IRQn = 36, /*!< SPI2 global Interrupt */
     
102. 
     
103. 　　USART1_IRQn = 37, /*!< USART1 global Interrupt */
     : K7 J; z; W9 p5 T3 j8 A) G
104. 
     
105. 　　USART2_IRQn = 38, /*!< USART2 global Interrupt */
     
106. 
     " p- c0 C% c- M" j1 p. e
107. 　　USART3_IRQn = 39, /*!< USART3 global Interrupt */
       I" h6 t; W5 L- f; ]4 y0 c
108. 
     
109. 　　EXTI15_10_IRQn = 40, /*!< External Line[15:10] Interrupts */
     / C% z  |( ?& i# M: C
110. 
     
111. 　　RTC_AlARM_IRQn = 41, /*!< RTC Alarm (A and B) through EXTI Line Interrupt */
     5 a8 L) q- a2 N5 }
112. 
     
113. 　　OTG_FS_WKUP_IRQn = 42, /*!< USB OTG FS Wakeup through EXTI line interrupt */
     * A1 r# ?6 V7 u$ J; m# u6 t6 g% w" o
114. 
     $ `' d  B. ~, H" ?+ C# b( L$ [
115. 　　TIM8_BRK_TIM12_IRQn = 43, /*!< TIM8 Break Interrupt and TIM12 global interrupt */
     5 ^2 {4 E0 k( q4 F  o9 ]
116. 
     
117. 　　TIM8_UP_TIM13_IRQn = 44, /*!< TIM8 Update Interrupt and TIM13 global interrupt */
     0 ^7 d/ a/ ]7 a1 _
118. 
     ) r. _0 O9 n9 H/ r# G
119. 　　TIM8_TRG_COM_TIM14_IRQn = 45, /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */
     
120. 
     7 Q+ S8 u3 l  `+ H
121. 　　TIM8_CC_IRQn = 46, /*!< TIM8 Capture Compare Interrupt */
     0 u4 c$ g+ ~# j
122. 
     
123. 　　DMA1_Stream7_IRQn = 47, /*!< DMA1 Stream7 Interrupt */
     
124. 
     & Z- l1 i: \7 V& ^) e1 \
125. 　　FMC_IRQn = 48, /*!< FMC global Interrupt */
       T  U7 S/ r% ]" M, q
126. 
     ! S8 Z& t8 A0 H  v- e
127. 　　SDIO_IRQn = 49, /*!< SDIO global Interrupt */
     4 k% V" Z, @9 Z) ?9 v8 Z2 {# _5 x! B
128. 
     
129. 　　TIM5_IRQn = 50, /*!< TIM5 global Interrupt */
     # v$ c1 k; v( a' k! k
130. 
     * O( v! _# Y1 ?3 j4 j6 o, B
131. 　　SPI3_IRQn = 51, /*!< SPI3 global Interrupt */
     
132. 
     
133. 　　UART4_IRQn = 52, /*!< UART4 global Interrupt */
     
134. 
     # z" _; B& i# J4 `8 D  O2 W
135. 　　UART5_IRQn = 53, /*!< UART5 global Interrupt */
     
136. 
     
137. 　　TIM6_DAC_IRQn = 54, /*!< TIM6 global and DAC1&2 underrun error interrupts */
     0 i; P1 p0 |7 a1 l3 K7 c
138. 
     
139. 　　TIM7_IRQn = 55, /*!< TIM7 global interrupt */
     & u) N. v+ D3 J9 k0 R+ q! Z
140. 
     1 S" P3 I# V# e5 H) ^: T: m: D3 e
141. 　　DMA2_Stream0_IRQn = 56, /*!< DMA2 Stream 0 global Interrupt */
     7 v$ Z7 X& t, x" e6 P( p0 T1 x" _& y
142. 
     
143. 　　DMA2_Stream1_IRQn = 57, /*!< DMA2 Stream 1 global Interrupt */
     
144. 
       q1 B; P6 ?6 _  C
145. 　　DMA2_Stream2_IRQn = 58, /*!< DMA2 Stream 2 global Interrupt */
     ; m1 d( G9 ], E, B& B
146. 
     $ T7 v7 u6 T" n' A; B
147. 　　DMA2_Stream3_IRQn = 59, /*!< DMA2 Stream 3 global Interrupt */
     
148. 
     
149. 　　DMA2_Stream4_IRQn = 60, /*!< DMA2 Stream 4 global Interrupt */
     + O* R4 K6 V6 d8 K6 n: G' U0 S
150. 
     0 Y, G# u( b( p
151. 　　ETH_IRQn = 61, /*!< Ethernet global Interrupt */
     3 z0 c. }# n+ T! K  I2 w
152. 
     ' c2 u0 i8 B: G
153. 　　ETH_WKUP_IRQn = 62, /*!< Ethernet Wakeup through EXTI line Interrupt */
     
154. 
     9 G* M  |, Y& q0 {( F
155. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt
     / v+ m  v8 [6 }" s* c, j3 A
156. 
     3 z& p- O( H$ F7 E9 A$ w
157. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt */
     " i* Q+ P& T2 A8 j; t# x( u6 t
158. 
     8 N' f2 M9 R7 E- `1 |, F2 H
159. 　　CAN2_RX0_IRQn = 64, /*!< CAN2 RX0 Interrupt */
     
160. 
     
161. 　　CAN2_RX1_IRQn = 65, /*!< CAN2 RX1 Interrupt */
     
162. 
     
163. 　　CAN2_SCE_IRQn = 66, /*!< CAN2 SCE Interrupt */
     
164. 
     3 S" C/ M8 v5 ?* O7 z7 J
165. 　　OTG_FS_IRQn = 67, /*!< USB OTG FS global Interrupt */
     9 ~3 `3 D) D- N- B( q3 ^9 ~; Y& U9 n
166. 
     
167. 　　DMA2_Stream5_IRQn = 68, /*!< DMA2 Stream 5 global interrupt */
     
168. 
       l" z6 y  ~: J# r- V
169. 　　DMA2_Stream6_IRQn = 69, /*!< DMA2 Stream 6 global interrupt */
     
170. 
     
171. 　　DMA2_Stream7_IRQn = 70, /*!< DMA2 Stream 7 global interrupt */
     ( M8 a+ s' W+ y% ?
172. 
     ! T  E5 B5 a' G8 l$ Q0 U& f; X
173. 　　USART6_IRQn = 71, /*!< USART6 global interrupt */
     ' {! J# r8 q4 f: G
174. 
     $ l7 V* a! D8 H! `+ J
175. 　　I2C3_EV_IRQn = 72, /*!< I2C3 event interrupt */
     
176. 
     
177. 　　I2C3_ER_IRQn = 73, /*!< I2C3 error interrupt */
     
178. 
     # p, q' H2 w8 }2 c3 ?
179. 　　OTG_HS_EP1_OUT_IRQn = 74, /*!< USB OTG HS End Point 1 Out global interrupt */
     
180. 
     8 s' v7 }9 E7 `- d) o! a) I4 M/ b
181. 　　OTG_HS_EP1_IN_IRQn = 75, /*!< USB OTG HS End Point 1 In global interrupt */
     
182. 
     4 m( I2 O! e2 ?0 g) n6 A: T
183. 　　OTG_HS_WKUP_IRQn = 76, /*!< USB OTG HS Wakeup through EXTI interrupt */
     8 E3 X6 m) N0 w5 |" F0 G+ d' _
184. 
     " B( {6 ^* l1 Z
185. 　　OTG_HS_IRQn = 77, /*!< USB OTG HS global interrupt */
     
186. 
     
187. 　　DCMI_IRQn = 78, /*!< DCMI global interrupt */
     
188. 
     
189. 　　CRYP_IRQn = 79, /*!< CRYP crypto global interrupt */
     
190. 
     
191. 　　HASH_RNG_IRQn = 80, /*!< Hash and Rng global interrupt */
     " q9 `- S. `% e0 l
192. 
     
193. 　　FPU_IRQn = 81, /*!< FPU global interrupt */
     
194. 
     
195. 　　UART7_IRQn = 82, /*!< UART7 global interrupt */
     & ^1 ^& z: I& [# k
196. 
     
197. 　　UART8_IRQn = 83, /*!< UART8 global interrupt */
     
198. 
     
199. 　　SPI4_IRQn = 84, /*!< SPI4 global Interrupt */
     
200. 
     5 W1 U2 ?4 }7 m+ s
201. 　　SPI5_IRQn = 85, /*!< SPI5 global Interrupt */
     
202. 
     
203. 　　SPI6_IRQn = 86, /*!< SPI6 global Interrupt */
     # c9 M% J% V4 \4 h; x% p
204. 
     
205. 　　SAI1_IRQn = 87, /*!< SAI1 global Interrupt */
     " {0 H9 F9 m% x* M! g
206. 
     
207. 　　LTDC_IRQn = 88, /*!< LTDC global Interrupt */
     
208. 
     
209. 　　LTDC_ER_IRQn = 89, /*!< LTDC Error global Interrupt */
     ( S. [- o/ w! P
210. 
     
211. 　　DMA2D_IRQn = 90 /*!< DMA2D global Interrupt */
     $ f3 a( `( a! _; C, d
212. 
     
213. 　　#endif /* STM32F429_439xx */
     
214. 
     
215. 　　} IRQn_Type;

复制代码

　　2. NVIC 概述
　　NVIC是嵌套向量中断控制器，控制着整个芯片中断相关的功能，它跟内核紧密耦合，是内核里面的一个外设。但是各个芯片厂商在设计芯片的时候会对Cortex-M4内核里面的NVIC进行裁剪，把不需要的部分去掉，所以说STM32的NVIC是Cortex-M4的NVIC的一个子集。
. q4 Y/ m" N4 _+ f+ s　　NVIC结构体定义，来自固件库头文： core_cm4.
　　在配置中断的时候我们一般只用ISER、ICER和IP这三个寄存器，ISER用来使能中断，ICER用来失能中断，IP用来设置中断优先级。
9 F( `- m  Z- m/ ^$ t' Q

1. 　/** brief Structure type to access the Nested Vectored Interrupt Controller (NVIC).
   
2. 
   
3. 　　*/
   " [5 ]4 \. v9 j! X9 l4 S! M
4. 
   
5. 　　typedef struct
   / j8 l* s5 t: {" B' g0 s
6. 
   
7. 　　{
   3 q0 D4 d! I0 ~' b' w+ x9 |
8. 
   ! f6 ^3 G' O$ M% ~* e' T9 a
9. 　　__IO uint32_t ISER[8]; /*!< Offset: 0x000 (R/W) Interrupt Set Enable Register */
   
10. 
    
11. 　　uint32_t RESERVED0[24];
    + i1 y0 X  g" c6 x
12. 
    . C* i2 j. Z( J- o/ m* N2 a* _
13. 　　__IO uint32_t ICER[8]; /*!< Offset: 0x080 (R/W) Interrupt Clear Enable Register */
    ( \+ Z# }/ A1 c) B
14. 
    
15. 　　uint32_t RSERVED1[24];
    
16. 
    # k& w; l9 K6 Y/ L
17. 　　__IO uint32_t ISPR[8]; /*!< Offset: 0x100 (R/W) Interrupt Set Pending Register */
    1 X+ z# k- H5 h
18. 
    
19. 　　uint32_t RESERVED2[24];
    
20. 
    0 n  `/ E9 Z+ v0 v7 z
21. 　　__IO uint32_t ICPR[8]; /*!< Offset: 0x180 (R/W) Interrupt Clear Pending Register */
    
22. 
    0 b6 x2 L6 T3 |' T% K( |( z. v
23. 　　uint32_t RESERVED3[24];
    
24. 
    7 a5 Q$ I% Z5 d' o" V
25. 　　__IO uint32_t IABR[8]; /*!< Offset: 0x200 (R/W) Interrupt Active bit Register */
    , I& n# a! Z3 p" S) I) d
26. 
    
27. 　　uint32_t RESERVED4[56];
    
28. 
    7 A" |  G, u8 s. f5 |# h' ?
29. 　　__IO uint8_t IP[240]; /*!< Offset: 0x300 (R/W) Interrupt Priority Register (8Bit wide) */
      e" q* C- K. k, @
30. 
    
31. 　　uint32_t RESERVED5[644];
    
32. 
      D7 g7 ]- y5 _- x& c3 j& I
33. 　　__O uint32_t STIR; /*!< Offset: 0xE00 ( /W) Software Trigger Interrupt Register */
    2 [$ u: t) g. c" f# j
34. 
    $ ~6 ^" q2 o. `8 K  H
35. 　　} NVIC_Type;

复制代码

8 p* a: v0 z2 ~9 S' M. ?　　注：系统异常优先级配置拥有独立于外设优先级配置的寄存器
7 b4 ~0 l: f6 z; L. P4 R
6 C6 E7 X5 u. l8 k1 m
　　3. 中断优先级
6 A' J' ~! u3 b- R$ z6 L　　在NVIC 有一个专门的寄存器：中断优先级寄存器NVIC_IPRx(在F429中，x=0...90)用来配置外部中断的优先级，IPR宽度为8bit，原则上每个外部中断可配置的优先级为0~255，数值越小，优先级越高。但是绝大多数CM4芯片都会精简设计，以致实际上支持的优先级数减少，在F429中，只使用了高4bit。
  j& l+ n; y8 @1 O; Z% K　　F429 使用 4bit表达优先级 表达优先级


6 P4 Z+ w  I: r　　用于表达优先级的这4bit，又被分组成抢占优先级和子优先级。如果有多个中断同时响应，抢占优先级高的就会 抢占 抢占优先级低的优先得到执行，如果抢占优先级相同，就比较子优先级。如果抢占优先级和子优先级都相同的话，就比较他们的硬件中断编号，编号越小，优先级越高。
　　4. 优先级分组
9 J/ [+ H0 _3 Y, G. y! N+ H  h　　优先级的分组由内核外设SCB的应用程序中断及复位控制寄存器AIRCR的PRIGROUP[10:8]位决定，F429分为了5组，具体如下：主优先级=抢占优先级。
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　　设置优先级分组可调用库函数NVIC_PriorityGroupConfig()实现，有关NVIC中断相关的库函数都在库文件misc.c和misc.h中。
　　优先级分组真值表


　　5. 编程要点
　　使能外设某个中断，这个具体由每个外设的相关中断使能位控制
/ c0 Q5 ^5 u$ q8 P' r　　初始化NVIC_InitTypeDef结构体，配置中断优先级分组，设置抢占优先级和子优先级，使能中断请求
　　编写中断服务函数，短小精悍。
　
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谢谢楼主，很详细