中断应用概述--学习笔记

小样岁月

　　1. 中断类型
　　在此不严格区分中断和异常，即简单的认为中断与异常一个概念。
　　M4 内核搭载了异常响应系统，支持众多的系统异常和外部中断。其中，F429芯片，系统异常10个，外部中断91个。除个别异常的优先级固定外，其它均可编程。stm32f4xx.h
; d( b% L) _; n& \
' J2 k" J4 l) i% ?' B5 B

1. 　typedef enum IRQn
   
2. 
   
3. 　　{
   
4. 
   ' g1 \) T% P9 C0 a" [' S: }9 a5 z
5. 　　/****** Cortex-M4 Processor Exceptions Numbers ****************************************************************/
   
6. 
   4 d) }. s" @/ |2 }8 P2 I
7. 　　NonMaskableInt_IRQn = -14, /*!< 2 Non Maskable Interrupt */
   
8. 
   
9. 　　MemoryManagement_IRQn = -12, /*!< 4 Cortex-M4 Memory Management Interrupt */
   
10. 
    * S% X  B6 U2 D; }# f; z
11. 　　BusFault_IRQn = -11, /*!< 5 Cortex-M4 Bus Fault Interrupt */
    
12. 
    
13. 　　UsageFault_IRQn = -10, /*!< 6 Cortex-M4 Usage Fault Interrupt */
    
14. 
    9 x6 j4 g7 ~4 g; L/ v& s
15. 　　SVCall_IRQn = -5, /*!< 11 Cortex-M4 SV Call Interrupt */
    & k* p* b" Z: K0 |$ Z  d4 |
16. 
    
17. 　　DebugMonitor_IRQn = -4, /*!< 12 Cortex-M4 Debug Monitor Interrupt */
    4 J- w/ j! F2 K% z( z2 v/ q6 J
18. 
    
19. 　　PendSV_IRQn = -2, /*!< 14 Cortex-M4 Pend SV Interrupt */
    $ K) T/ f4 J9 \% x
20. 
    
21. 　　SysTick_IRQn = -1, /*!< 15 Cortex-M4 System Tick Interrupt */
    
22. 
    
23. 　　/****** STM32 specific Interrupt Numbers **********************************************************************/
    7 h8 Z# Q* J  T6 L
24. 
    
25. 　　WWDG_IRQn = 0, /*!< Window WatchDog Interrupt */
    ) `% s! h' C: S4 f  a4 `8 T
26. 
    3 X3 X3 }7 V! S; q$ S) w* Z
27. 　　PVD_IRQn = 1, /*!< PVD through EXTI Line detection Interrupt */
    - ?  L* }2 i: p9 e; J: s% P
28. 
    
29. 　　TAMP_STAMP_IRQn = 2, /*!< Tamper and TimeStamp interrupts through the EXTI line */
    2 v" s& o0 j2 t* k; S4 {
30. 
    
31. 　　RTC_WKUP_IRQn = 3, /*!< RTC Wakeup interrupt through the EXTI line */
    
32. 
    
33. 　　FLASH_IRQn = 4, /*!< FLASH global Interrupt */
    
34. 
    3 q, \0 g7 h/ ]# G+ p8 }* j
35. 　　RCC_IRQn = 5, /*!< RCC global Interrupt */
    " {& @! P! j# ^) `/ y  O
36. 
    , o9 B4 l5 P* X1 o* |( x2 n3 t  H
37. 　　EXTI0_IRQn = 6, /*!< EXTI Line0 Interrupt */
    6 m' V$ g' O9 Y6 d( _
38. 
    
39. 　　EXTI1_IRQn = 7, /*!< EXTI Line1 Interrupt */
    ' G5 t: Y: k3 l4 w
40. 
    - u3 Y5 G  e) K) l" O
41. 　　EXTI2_IRQn = 8, /*!< EXTI Line2 Interrupt */
    
42. 
    ( Z# R3 p# D  ~! V: Y5 |, u
43. 　　EXTI3_IRQn = 9, /*!< EXTI Line3 Interrupt */
    
44. 
    6 ?& v8 h/ Z' K: v: I4 X
45. 　　EXTI4_IRQn = 10, /*!< EXTI Line4 Interrupt */
    ' r8 ?) G3 l0 F& R4 q
46. 
    7 A  K- Z- B( g4 S
47. 　　DMA1_Stream0_IRQn = 11, /*!< DMA1 Stream 0 global Interrupt */
    
48. 
    
49. 　　DMA1_Stream1_IRQn = 12, /*!< DMA1 Stream 1 global Interrupt */
    
50. 
    ! r7 D$ ^" _( x0 a, R/ C0 O/ s* Z
51. 　　DMA1_Stream2_IRQn = 13, /*!< DMA1 Stream 2 global Interrupt */
    ( x' l& }, L; E+ Z% M# ]+ o: U/ V
52. 
    
53. 　　DMA1_Stream3_IRQn = 14, /*!< DMA1 Stream 3 global Interrupt */
    . K# \5 j  @8 n5 l/ x& N$ K5 Z
54. 
    8 I+ D* Q# A6 P$ A
55. 　　DMA1_Stream4_IRQn = 15, /*!< DMA1 Stream 4 global Interrupt */
    
56. 
    $ Y3 u& i; A- ?+ L: J3 P
57. 　　DMA1_Stream5_IRQn = 16, /*!< DMA1 Stream 5 global Interrupt */
    + d# W5 O! z7 M, h) m/ @& j
58. 
    
59. 　　DMA1_Stream6_IRQn = 17, /*!< DMA1 Stream 6 global Interrupt */
    
60. 
    8 h) ?$ V* E& d
61. 　　ADC_IRQn = 18, /*!< ADC1, ADC2 and ADC3 global Interrupts */
    5 N9 A5 `( T- F; _/ u- m
62. 
    
63. 　　#if defined(STM32F429_439xx)
    
64. 
    
65. 　　CAN1_TX_IRQn = 19, /*!< CAN1 TX Interrupt */
    % Y9 q, P. ~$ J* G
66. 
    . U# ]5 F, E+ E
67. 　　CAN1_RX0_IRQn = 20, /*!< CAN1 RX0 Interrupt */
    ) `% A& i* o7 t- D1 {
68. 
    
69. 　　CAN1_RX1_IRQn = 21, /*!< CAN1 RX1 Interrupt */
    ' O4 k7 s" L+ f" @5 t& G1 Q: Z1 l
70. 
    + E) C& }2 x- U! J$ m( a9 |
71. 　　CAN1_SCE_IRQn = 22, /*!< CAN1 SCE Interrupt */
    5 d6 Y; e8 J; h+ ^3 _
72. 
    # P0 V5 `9 o6 j# t9 r
73. 　　EXTI9_5_IRQn = 23, /*!< External Line[9:5] Interrupts */
    & }: z+ k7 f, O7 n
74. 
    
75. 　　TIM1_BRK_TIM9_IRQn = 24, /*!< TIM1 Break interrupt and TIM9 global interrupt */
    
76. 
    
77. 　　TIM1_UP_TIM10_IRQn = 25, /*!< TIM1 Update Interrupt and TIM10 global interrupt */
    
78. 
    $ S0 n! P' f% ~. m6 a
79. 　　TIM1_TRG_COM_TIM11_IRQn = 26, /*!< TIM1 Trigger and Commutation Interrupt and TIM11 global interrupt */
    & ?7 j1 X3 y2 D) M
80. 
    % j2 s; i: g2 }5 y6 B
81. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt
    5 h3 \5 ?& a/ |+ L0 b/ i
82. 
    
83. 　　TIM1_CC_IRQn = 27, /*!< TIM1 Capture Compare Interrupt */
    
84. 
    * S% e( s3 A8 ^# Q4 h
85. 　　TIM2_IRQn = 28, /*!< TIM2 global Interrupt */
    
86. 
    ; F/ G- g8 \) H, X7 Q
87. 　　TIM3_IRQn = 29, /*!< TIM3 global Interrupt */
    $ ~% G1 l( T3 |: Y0 U0 t
88. 
    
89. 　　TIM4_IRQn = 30, /*!< TIM4 global Interrupt */
    0 R! K4 R2 J# V7 ~/ V8 C0 p# p' L
90. 
    0 H7 A: T  J2 S
91. 　　I2C1_EV_IRQn = 31, /*!< I2C1 Event Interrupt */
    
92. 
    " D. C0 U4 L6 ]. e5 [
93. 　　I2C1_ER_IRQn = 32, /*!< I2C1 Error Interrupt */
    8 i# O, Q7 H4 @' r
94. 
    
95. 　　I2C2_EV_IRQn = 33, /*!< I2C2 Event Interrupt */
    2 R  t$ e/ Y4 U; w* P1 M6 j
96. 
    % G$ {/ C6 @' Q1 A/ m: ^
97. 　　I2C2_ER_IRQn = 34, /*!< I2C2 Error Interrupt */
    
98. 
    
99. 　　SPI1_IRQn = 35, /*!< SPI1 global Interrupt */
    
100. 
     
101. 　　SPI2_IRQn = 36, /*!< SPI2 global Interrupt */
     ; q" n, k! R1 w7 Y
102. 
     8 E8 u& E! t& J6 A, z
103. 　　USART1_IRQn = 37, /*!< USART1 global Interrupt */
     ! U' ~; w/ `# p) R* X7 `0 x. \  N* a5 i
104. 
     ) {9 p- @2 o& ~9 S( @6 m
105. 　　USART2_IRQn = 38, /*!< USART2 global Interrupt */
     
106. 
       X  b8 M4 H' a0 U3 n
107. 　　USART3_IRQn = 39, /*!< USART3 global Interrupt */
     
108. 
     ) Z# M% N: ?5 [
109. 　　EXTI15_10_IRQn = 40, /*!< External Line[15:10] Interrupts */
     $ Y% M3 w0 m7 {
110. 
     ; U, U; |2 h& l' e7 P& I/ o/ [. r
111. 　　RTC_AlARM_IRQn = 41, /*!< RTC Alarm (A and B) through EXTI Line Interrupt */
     " n9 V0 {- J- W4 C
112. 
     
113. 　　OTG_FS_WKUP_IRQn = 42, /*!< USB OTG FS Wakeup through EXTI line interrupt */
     
114. 
     
115. 　　TIM8_BRK_TIM12_IRQn = 43, /*!< TIM8 Break Interrupt and TIM12 global interrupt */
     
116. 
     
117. 　　TIM8_UP_TIM13_IRQn = 44, /*!< TIM8 Update Interrupt and TIM13 global interrupt */
     
118. 
     & r7 h' f) V. F: D! p) ^
119. 　　TIM8_TRG_COM_TIM14_IRQn = 45, /*!< TIM8 Trigger and Commutation Interrupt and TIM14 global interrupt */
     & z* W2 S. o+ j- Y
120. 
     
121. 　　TIM8_CC_IRQn = 46, /*!< TIM8 Capture Compare Interrupt */
     
122. 
     
123. 　　DMA1_Stream7_IRQn = 47, /*!< DMA1 Stream7 Interrupt */
     8 z/ @1 j( B* ?, \+ R3 q
124. 
     0 u% [% @9 Q3 C$ y* g' }3 g. _
125. 　　FMC_IRQn = 48, /*!< FMC global Interrupt */
     
126. 
     
127. 　　SDIO_IRQn = 49, /*!< SDIO global Interrupt */
     + C8 H; e) Q3 z  f# M2 x1 \
128. 
     
129. 　　TIM5_IRQn = 50, /*!< TIM5 global Interrupt */
     : x+ H4 @7 @$ T! \- Y7 z# |. i( G+ w1 _: i
130. 
     ( q. }. a% J1 o9 Q/ O! C, {5 c
131. 　　SPI3_IRQn = 51, /*!< SPI3 global Interrupt */
     & ?: p; K9 H! _2 }4 a% V
132. 
     - ]7 [# o3 t% R$ y0 Q
133. 　　UART4_IRQn = 52, /*!< UART4 global Interrupt */
     : o9 C, \# B+ ~: m, h/ M9 G$ Y5 P
134. 
     , n$ w* N/ o; R) w; m$ g
135. 　　UART5_IRQn = 53, /*!< UART5 global Interrupt */
     
136. 
     
137. 　　TIM6_DAC_IRQn = 54, /*!< TIM6 global and DAC1&2 underrun error interrupts */
     + V5 i" E. Y# ?& j3 p) a  M
138. 
     4 q2 X  c/ m# @9 _
139. 　　TIM7_IRQn = 55, /*!< TIM7 global interrupt */
     
140. 
     
141. 　　DMA2_Stream0_IRQn = 56, /*!< DMA2 Stream 0 global Interrupt */
     
142. 
     & d. E* H# e' N% g+ A' F- @
143. 　　DMA2_Stream1_IRQn = 57, /*!< DMA2 Stream 1 global Interrupt */
     ' K, M+ m# A5 J" N7 D0 ~
144. 
     / z' i$ K" @- a- C+ d' y7 C
145. 　　DMA2_Stream2_IRQn = 58, /*!< DMA2 Stream 2 global Interrupt */
     & k  X& ~3 h  W' Y1 l5 N
146. 
     3 q0 u* q& y3 o+ }/ |  Z( E
147. 　　DMA2_Stream3_IRQn = 59, /*!< DMA2 Stream 3 global Interrupt */
     
148. 
     9 x( D1 g* R' M4 `" ?+ \, C( |
149. 　　DMA2_Stream4_IRQn = 60, /*!< DMA2 Stream 4 global Interrupt */
     
150. 
     8 W5 [! ~' A* @# s' V
151. 　　ETH_IRQn = 61, /*!< Ethernet global Interrupt */
     3 o: w) t% `( b2 r' `
152. 
     
153. 　　ETH_WKUP_IRQn = 62, /*!< Ethernet Wakeup through EXTI line Interrupt */
     . s% I5 r! G4 I( ?+ j/ P  T
154. 
     
155. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt
     % `! G8 W( Y+ G/ m
156. 
     
157. 　　CAN2_TX_IRQn = 63, /*!< CAN2 TX Interrupt */
     , ^; W# M1 q1 k2 ?  \. J9 b3 I
158. 
     
159. 　　CAN2_RX0_IRQn = 64, /*!< CAN2 RX0 Interrupt */
     9 o1 f6 o5 T0 ~* \9 `. G  y
160. 
     $ B+ f  c5 n; G) w) n1 x5 Y
161. 　　CAN2_RX1_IRQn = 65, /*!< CAN2 RX1 Interrupt */
     , ?7 M- n% m1 v$ _7 U
162. 
     
163. 　　CAN2_SCE_IRQn = 66, /*!< CAN2 SCE Interrupt */
     7 ^1 T7 N* R. I  \! Q* A, C" P
164. 
     
165. 　　OTG_FS_IRQn = 67, /*!< USB OTG FS global Interrupt */
     + p) W7 M, r, @- N# G
166. 
     
167. 　　DMA2_Stream5_IRQn = 68, /*!< DMA2 Stream 5 global interrupt */
     
168. 
     0 }# U0 c5 [1 r1 @9 \
169. 　　DMA2_Stream6_IRQn = 69, /*!< DMA2 Stream 6 global interrupt */
     : X5 g5 U3 ]) d, f
170. 
     
171. 　　DMA2_Stream7_IRQn = 70, /*!< DMA2 Stream 7 global interrupt */
     ! C1 a. ]0 o* E+ L9 c0 y0 L4 \3 {
172. 
     
173. 　　USART6_IRQn = 71, /*!< USART6 global interrupt */
     
174. 
     8 a  p6 t- C2 ]2 Z* L
175. 　　I2C3_EV_IRQn = 72, /*!< I2C3 event interrupt */
     ( p, I# M+ @% B' N. i; T
176. 
     
177. 　　I2C3_ER_IRQn = 73, /*!< I2C3 error interrupt */
     
178. 
     
179. 　　OTG_HS_EP1_OUT_IRQn = 74, /*!< USB OTG HS End Point 1 Out global interrupt */
     * U! Z+ G0 Z5 b* ~: B: O
180. 
     : d2 e- c3 Q$ Q
181. 　　OTG_HS_EP1_IN_IRQn = 75, /*!< USB OTG HS End Point 1 In global interrupt */
     & V. P: Q7 J: G1 k4 U$ G
182. 
     ' A) H1 r' D7 E: ?: y* j% Q1 g4 X
183. 　　OTG_HS_WKUP_IRQn = 76, /*!< USB OTG HS Wakeup through EXTI interrupt */
     2 u" C7 `% N- I7 `3 w  V8 I( c
184. 
     / q7 [% P2 _7 h, i& G4 H: U
185. 　　OTG_HS_IRQn = 77, /*!< USB OTG HS global interrupt */
     
186. 
     3 P% I+ |8 t  E( U. R: I
187. 　　DCMI_IRQn = 78, /*!< DCMI global interrupt */
     
188. 
     
189. 　　CRYP_IRQn = 79, /*!< CRYP crypto global interrupt */
     
190. 
     ( M" Q" F) U5 l9 @. N
191. 　　HASH_RNG_IRQn = 80, /*!< Hash and Rng global interrupt */
     
192. 
     ! z# d4 B! o5 U: q& @) t
193. 　　FPU_IRQn = 81, /*!< FPU global interrupt */
     
194. 
     7 j) `5 C: [4 F& H9 U0 ]# `
195. 　　UART7_IRQn = 82, /*!< UART7 global interrupt */
     
196. 
     
197. 　　UART8_IRQn = 83, /*!< UART8 global interrupt */
     8 A  M- c2 J1 A/ F2 E9 v' k
198. 
     
199. 　　SPI4_IRQn = 84, /*!< SPI4 global Interrupt */
     6 G, U7 |9 `" @- N
200. 
     
201. 　　SPI5_IRQn = 85, /*!< SPI5 global Interrupt */
     
202. 
     , V2 \& t4 R$ h2 n! d2 b  W
203. 　　SPI6_IRQn = 86, /*!< SPI6 global Interrupt */
     
204. 
     
205. 　　SAI1_IRQn = 87, /*!< SAI1 global Interrupt */
     $ o: B* d7 I; f" D3 a! B8 P/ l
206. 
     9 L: Y5 B  Q7 _' b1 W( A5 G2 l# Y
207. 　　LTDC_IRQn = 88, /*!< LTDC global Interrupt */
     : s0 |& E  A- Y* z
208. 
     
209. 　　LTDC_ER_IRQn = 89, /*!< LTDC Error global Interrupt */
     
210. 
     * E5 |+ P- s7 k, R; t
211. 　　DMA2D_IRQn = 90 /*!< DMA2D global Interrupt */
     ) v) A! n. ?9 H, d9 p
212. 
     2 z) z; V: |" n! c$ W$ ]8 z" P
213. 　　#endif /* STM32F429_439xx */
     
214. 
       x. M: O- F8 O& K8 z. c7 m0 D0 X2 f
215. 　　} IRQn_Type;

复制代码

　　2. NVIC 概述
　　NVIC是嵌套向量中断控制器，控制着整个芯片中断相关的功能，它跟内核紧密耦合，是内核里面的一个外设。但是各个芯片厂商在设计芯片的时候会对Cortex-M4内核里面的NVIC进行裁剪，把不需要的部分去掉，所以说STM32的NVIC是Cortex-M4的NVIC的一个子集。
. h8 z7 r: a/ c8 c　　NVIC结构体定义，来自固件库头文： core_cm4.
0 P9 W. M& ~$ {2 _, e' G　　在配置中断的时候我们一般只用ISER、ICER和IP这三个寄存器，ISER用来使能中断，ICER用来失能中断，IP用来设置中断优先级。
9 ]: l. y! T3 E3 T
9 b) p! C0 w2 \) L

1. 　/** brief Structure type to access the Nested Vectored Interrupt Controller (NVIC).
   : [( u) c% f, d; m. u1 P
2. 
   
3. 　　*/
   : t0 v$ e7 K6 A8 c$ R1 K9 h! B
4. 
   6 p- b. g1 g4 g4 A9 r/ i4 r
5. 　　typedef struct
   7 g$ p( d; d# k7 f. E7 H
6. 
   
7. 　　{
     |  Z) N/ d! j8 s; f) t+ T
8. 
   
9. 　　__IO uint32_t ISER[8]; /*!< Offset: 0x000 (R/W) Interrupt Set Enable Register */
   
10. 
    2 U7 T1 ]* m& N8 g5 p4 }
11. 　　uint32_t RESERVED0[24];
    
12. 
    
13. 　　__IO uint32_t ICER[8]; /*!< Offset: 0x080 (R/W) Interrupt Clear Enable Register */
    % Y* x, d1 K+ T( i6 P9 s
14. 
    : T, Z9 e! t1 N& ^  o
15. 　　uint32_t RSERVED1[24];
    5 G( o( J  H  c6 a* b* t) r* A  K! Z
16. 
    
17. 　　__IO uint32_t ISPR[8]; /*!< Offset: 0x100 (R/W) Interrupt Set Pending Register */
    + v& G: Y' J/ u% t9 k6 }7 L# d' @
18. 
    2 M: t0 o2 g; X) Z; q9 _+ Q6 a' _
19. 　　uint32_t RESERVED2[24];
    6 ^' {5 e) N7 c3 }# f8 w) z) H5 x
20. 
    0 H" S' g2 l9 }5 w
21. 　　__IO uint32_t ICPR[8]; /*!< Offset: 0x180 (R/W) Interrupt Clear Pending Register */
    ) L6 }2 G# v9 _9 E4 a' q8 H
22. 
    
23. 　　uint32_t RESERVED3[24];
    8 `2 B) X) p0 u( Y" l5 Z4 c, R3 I
24. 
    
25. 　　__IO uint32_t IABR[8]; /*!< Offset: 0x200 (R/W) Interrupt Active bit Register */
    ! `* I. O1 g5 Z6 D: K$ A0 Z& l
26. 
    
27. 　　uint32_t RESERVED4[56];
    
28. 
    * f# W) @  d$ h2 x
29. 　　__IO uint8_t IP[240]; /*!< Offset: 0x300 (R/W) Interrupt Priority Register (8Bit wide) */
    
30. 
    
31. 　　uint32_t RESERVED5[644];
    
32. 
    ) g( C2 L$ _$ L- x" i
33. 　　__O uint32_t STIR; /*!< Offset: 0xE00 ( /W) Software Trigger Interrupt Register */
    9 A% j8 ]) p9 @( @' Y7 i
34. 
    
35. 　　} NVIC_Type;

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, I+ \- K2 h( [& t6 o' m( j* b, A　　注：系统异常优先级配置拥有独立于外设优先级配置的寄存器


6 ~- z( _$ ]" W) U4 _+ K% G% X　　3. 中断优先级
; X+ e( ~! \7 I8 g" ]: ~8 K2 K% |　　在NVIC 有一个专门的寄存器：中断优先级寄存器NVIC_IPRx(在F429中，x=0...90)用来配置外部中断的优先级，IPR宽度为8bit，原则上每个外部中断可配置的优先级为0~255，数值越小，优先级越高。但是绝大多数CM4芯片都会精简设计，以致实际上支持的优先级数减少，在F429中，只使用了高4bit。
　　F429 使用 4bit表达优先级 表达优先级

  H4 \7 @% {9 ^4 X. Y6 f5 e
　　用于表达优先级的这4bit，又被分组成抢占优先级和子优先级。如果有多个中断同时响应，抢占优先级高的就会 抢占 抢占优先级低的优先得到执行，如果抢占优先级相同，就比较子优先级。如果抢占优先级和子优先级都相同的话，就比较他们的硬件中断编号，编号越小，优先级越高。
) G8 G8 _0 r3 }1 S, [! y. o　　4. 优先级分组
0 Y# W* O4 {) e2 F5 _4 `4 l　　优先级的分组由内核外设SCB的应用程序中断及复位控制寄存器AIRCR的PRIGROUP[10:8]位决定，F429分为了5组，具体如下：主优先级=抢占优先级。
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3 @2 R1 |5 `3 {" F" }1 ]; S
　　设置优先级分组可调用库函数NVIC_PriorityGroupConfig()实现，有关NVIC中断相关的库函数都在库文件misc.c和misc.h中。
4 i4 I7 O; _7 ~! ~　　优先级分组真值表
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　　5. 编程要点
　　使能外设某个中断，这个具体由每个外设的相关中断使能位控制
7 l. U2 K; I5 F; _/ l7 q　　初始化NVIC_InitTypeDef结构体，配置中断优先级分组，设置抢占优先级和子优先级，使能中断请求
! [1 G; O- l. ]) J　　编写中断服务函数，短小精悍。
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谢谢楼主，很详细