关于xilinx fpga。

sunygd

最近在绘制FPGA的板子电路图，关于xilinx fpga有很多电平标准，有些需要在外部连接一些端口像vref vrp和vrn等。请问一下，有没有什么文档讲述各电平标准，应该怎么去连接这些管脚。感谢！

行者～ABC

首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。

  [9 X( d+ c' L* y/ h. K6 Q( g8 A一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current
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6 u( o5 y, |# |. W- j4 M; Wstrength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。
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: Q- l" C/ A$ R6 f& i1 N只要你设置完成，Quartus会按照你的电平标准自动布线。

: B8 X! ?' \) I. Y: k第二是IO Bank：你在quartus pin planner 的top view下右键然后点击 show IO banks，这个时候就会
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% `0 Y: L4 U, g* o1 n) i. T$ o看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的location约束完成以后。

IO Bank会自动填充完毕的。
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( q( m$ d  @5 J第三是Group：Group就是你所输出的信号的名字啦。比如你有一组信号叫cnt。你对cnt的某一根赋值，那么。。

这里的Group会自动填充为cnt 。
% Z' P! ]* \7 P' x! h# u/ a0 b! a2 J
: ]& e8 s% b7 |; n  S第四是Reserved：这个是对管脚内部的IO逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。

. V2 t4 _" G1 ^8 V8 Ebidrectional：双向，tri-state:三态等等。这个约束的是FPGA在IO端的输入输出区域的逻辑。
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: O- M" r9 c& \2 |% h+ Z( |比如你选择tri-state。那么这个时候，在你IO口前部的IO区，quartus会自动给你生成一个三态门。
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5 h7 p# e- G6 e! B' ]- R9 k第五个是Vref Group：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。

( X& D2 v4 D5 R' {7 `! R为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。

/ x* Q1 |/ g8 t/ O, `你的理解是正确的，另外，跨越IO bank的信号没有问题。只是注意跨bank的电平是否一致即可。

对于跨IO bank的延迟对于FPGA而言没有多少延迟。
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管脚分配呢，你可以看一下quartus里面pin planner内部那张 top view对于每个管脚的说明。
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# c/ n8 K9 q4 M2 J! f6 N大多数管脚是可以当做普通IO使用的。只是有些特殊要求的时候。只可以使用对应的IO，比如差

分输入，高时钟输入等等。这个是要参照对应器件的IO 手册来决定的。而且对应的设计大多数的
. x  T1 V. C; a2 g( \9 r0 G. J
& l6 \6 {; l: y; t9 R3 ]器件生产商都会给出参考设计。里面包括了IO的设计，pcb的设计以及内部程序端口的约束。所以

8 k& C3 X6 W& l% E) ^6 E: b$ S具体问题具体分析。