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1 2 3 4 5 6 7 8 9 10 11 | always @(posedge clk or negedge rst_n)begin IF(rst_n==1'b0)begin flag_add <= 0 ; end else if(rx_uart_ff1==0 && rx_uart_ff2==1)begin flag_add <= 1 ; end else if(end_cnt1)begin flag_add <= 0 ; end end |
% D0 ^) i& a& b5 v
设计下data信号,该信号的值来自于图中第2~第9比特的值。第2比特的值赋给data[0],第3比特的值赋给data[1],以此类推,第9比特的值赋给data[7]。 图 215 由于每一个比特都持续5208个时钟周期,我们必须选定一个时刻,将值赋给data。 图 216 首先,不能在end_cnt0的时候赋值,如上图的点。因为我们这里的5208个时钟周期是理想、估算的数值,实际上是非常有可能有偏差的。如果我们在end_cnt0的时候取值,就有可能采错。
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