FPGA-3-verilog HDL

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引言
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FPGA最初阶段的学习可以分为两部分。一是HDL的语法，二是相关工具的使用。
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这第一部分，就是verilog HDL或者VHDL，国内用verilog的占得比例多一些。
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* P  m! s1 u) {+ `( C& }8 ^  k" }对于第二部分，这要看具体的FPGA开发过程，一般过程如下：

7 ^/ U% w1 l/ C4 A1 FPGA开发flow
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1》进行需求分析，算法设计，模块划分，形成文档，用的matlab，vesio或者ppt比较多。（分析设计）

2 c( O  g! k6 K2》用UE或者，SlickEdit，notepad++或者sourceInsight，或者IDE自带的编辑工具进行行为建模。（编码）

' c% H, O  f  a. ^3》用modleSim进行功能仿真，或用$dumpfile("rill.fsdb")生成fsdb文件。（前仿真）

4》将fsdb文件导入debussy软件，进行问题查找定位，修改代码。（调试）

( p1 S# m9 c5 i, }) W5 @2 \5 S( o# [5》用synplify pro进行综合，生成vqm文件。（综合）

6》用quartusII或者ISE对vqm文件进行P&R（布局和布线），生成vo文件和sdo文件。（布局布线）
- D! m. O% i5 M! R
! n* o1 z) w% g6 u( h9 J7》再用modleSim对vo和sdo进行时序仿真，当然需要将FPGA厂家的仿真库文件一同编译进modleSim的仿真库。（后仿真）
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( t7 B5 [3 \9 i, g% N8 G8》用quartusII 的time request添加约束并仿真。生成sof或者pof配置文件。（实现）
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9》烧写配置文件。（OK）

5 Y' O7 u" f7 G( l$ c3 l) b对于做IC/ASIC，步骤还会有元件库的映射等工作。
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5 E, R0 P5 B# M9 s1.1 形式验证
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1 F, ~7 m# U* C   形式验证是一种静态的验证手段，它根据电路静态地判断两个设计在功能上是否等价，常用来判断一个设计在修改前和修改后其功能是否保持一致。它运行时无需测试向量，但是必须有一个参照设计和一个待验证的设计。参照设计时设计者认为功能上完备无缺的设计，理论上它可以用高级语言如C，C++实现的，也可以是用集成电路的建模镅詓ystEMC，或者验证语言vera或SpecmanE实现的；但是就实现而言，多数形式验证过程中参照设计就是我们的RTL设计，一般用verilog或VHDL实现的。
  S( ?; {9 U3 p2 J3 M/ @   当RTL级功能仿真或FPGA验证结束后，传统的IC设计流程需要完成一下几次门级仿真：综合后门级仿真；DFT之后的门级仿真；布局布线之后的门级仿真等，如果设计很大或者电路很复杂，往往需要庞大的测试向量来验证设计的功能及时序是否正确，这就使得我们花费在门级仿真的时间随着电路规模的增直线上升。
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   形式验证在ASIC设计流程中犹如一个迭代算法，其最初的输入是RTL设计，每次比较，都将上一次比较后的设计（第n-1次）作为参照设计处理之后的结果（第n次）进行比较，之所以这么做，是基于以下考虑：

1．形式验证工具开始比较前，首先在两个设计中找到一一对应的比较点。
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Sky_wm

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