关于pll请教大神。

Mhza

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1 s) u% k9 J8 e& R8 T. ^8 }Error: Can't place fast PLL "PLL:U1|altpll:altpll_component|pll" because I/O pin "sys_clk" (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device

  |/ k, ~0 a6 k2 }请教大神，用的是ep1c3系列的开发板，生成了一个pll内核，想倍频一下。分配管脚是我把pll的输入端接在了93(clk2)管脚，也就是晶振的输出端，可是老是报错。之后我将端口改为16端（clk0）就能够进行全编译。但是这样在用signalTap仿真时却是一直都在等待时钟。到底是什么原因？非常感谢！

Getaway

时钟输入要专用管脚

Mhza

Getaway 发表于 2019-8-28 16:44
时钟输入要专用管脚

谢谢大神。
" s# q) u- S0 B  o) g( z) k) \

Colbie

altera的pll要参考时钟连在专用的时钟输入管脚上，有个手册对各种引脚的命名都描述了一下。你如果把pll参考时钟分配到其他管脚上，没有时钟信号连过去，可不就一直在等时钟吗。可以把晶振信号飞到可以分配的专用时钟输入端，试试看。

Allevi

明显的管脚分配错误。

Mhza

Colbie 发表于 2019-8-28 17:07
altera的pll要参考时钟连在专用的时钟输入管脚上，有个手册对各种引脚的命名都描述了一下。你如果把pll参 ...

7 ~: N$ R# B4 a, N3 M谢谢大神，我试一下。
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