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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 有谁知道CycloneIV控制DDR2的最大时钟频率是多少？
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有谁知道CycloneIV控制DDR2的最大时钟频率是多少？

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Mhza

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1#
发表于 2019-8-27 18:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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) I5 j; T9 Q* Q# b2 f0 L

2 ]8 b0 W. i: l. Q) u9 F用的FPGA是CycloneIV,速度等级-6，手册上只写了最大时钟频率是200Mhz,DDR2的控制引脚分配在bank3和bank4。实际应用的时候这个时钟能跑到多快呀？
* o' }+ d( H! I4 V请教大神，非常感谢！

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Colbie
  • TA的每日心情
    开心
    2019-11-20 15:05

    • 签到天数: 2 天

    [LV.1]初来乍到
    2#
    发表于 2019-8-27 19:56 | 只看该作者
    可以在手册中DDR相关部分找到具体要求的。

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    Mhza

    该用户从未签到
    3#
     楼主| 发表于 2019-8-27 19:57 | 只看该作者
    " m- ]# d! I; _0 J
    我没找到呀！！！
    . j3 h/ e. c0 U我在altera的论坛上也问过，回复是不能超过200Mhz！

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    Mhza

    该用户从未签到
    4#
     楼主| 发表于 2019-8-27 19:58 | 只看该作者
    , q0 p4 U: g7 Y4 \# u
    网上有说166Mhz是最大。

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    Allevi
  • TA的每日心情
    开心
    2019-11-19 15:19

    • 签到天数: 1 天

    [LV.1]初来乍到
    5#
    发表于 2019-8-27 19:59 | 只看该作者
    -6等级，top,bottom bank可以到200Mhz, left, right bank 到167Mhz。

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