verilog中浮点数的表示以及浮点数除法IP核的使用

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verilog中浮点数的表示以及浮点数除法IP核的使用

初学FPGA，最近用到除法，刚开始想要自己写一段除法的代码来解决，和好多菜鸟一样先去网上输入“verilog除法器”去搜索，搜到了一些代码，但是这些代码都是：分子除以分母得到的结果是商和余数。例如10除以5商2余0，这个还好，因为可以整除。如果是11除以5商2余1，可是我想得到的结果是2.2。继续在网上找，还是没有找到。后来听从大神指点试试Verilog自带的除法IP核，于是就去找IP核。
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