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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › 基于FPGA的改进误差扩散加网算法实现
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基于FPGA的改进误差扩散加网算法实现

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A-Lin

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1#
发表于 2019-8-26 07:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 A-Lin 于 2019-8-26 10:24 编辑
% K$ A3 V* k/ h7 n: f% N
6 t! r3 n8 k- e0 [# D" V4 o3 \
基于FPGA的改进误差扩散加网算法实现
4 F) A: d- _* [- o! F9 f* o' g
) H" \. q, [4 L" Y/ A, S( L
通过结合传统算法和并行优化算法,提出一种基于FPGA的算法改进方案并加以实现,大大减少了资源占用率并提高了加网速度。: w2 g5 ]; b3 \# Q# T* z
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- H. T1 M0 E7 P

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fanichicl

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2#
发表于 2019-8-26 17:01 | 只看该作者
看一看，谢谢

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雷北城

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4#
发表于 2022-5-6 14:50 | 只看该作者
基于FPGA的改进误差扩散加网算法实现

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