FPGA中DDR的使用（三）—— PAL---缩放---DDR2---VGA

mytomorrow

经过第二节的描述 可以看到当主题框架搭好之后，插入模块的方式很适合FPGA程序的开发。本节我们将缩放模块提前至输入视频处理模块部分，即在DDR存储之前进行数据的缩放，DDR存放的是缩放之后的数据
: R3 X) \/ _$ C% ~8 y7 v, B
( y7 d& a* j  h$ O- E8 J% M
( F- f) w+ N: j) c- F+ t# H在输入PAL数据到16bit之后，scale直接从16bit读取数据，缩放完毕之后将数据传入到下一级的fifo


//-------------------------------------- 插入部分 ------------------------------------------//
* D+ P1 E# W# _5 Iscale模块
" S$ y' X9 ]/ v( ?- Tinput：yc_data_in 前一级fifo的数据
* W! i9 x( X9 Houtput： rd_req: 读取前一级fifo的读使能
　　　　wr_req： 写入后一级fifo的写事能
( v: i4 H# X6 }0 t/ |" [0 Y, ^* Q　　　　yc_data_out 缩放之后的数据
+ y$ a7 S4 C( F6 E$ H
& w* s/ I. W. k* m3 @3 ?. Z1 F4 l
scale_out_buffer 16bit的fifo 缓存缩放之后的数据 后再接64bit fifo
wclk： 27M PAL时钟
5 k9 N9 {, h, ~wen：前scale的读使能 给到16bit的写使能
data：前scale的输出
  ]* ]2 @4 V) _0 M1 [& krclk： 27M PAL时钟
ren： 前16位fifo非空 后64位fifo不满
- s; n/ p& _+ f. L0 }' Aq： 16bit数据 接入64bit fifo

. t: ]- Z# |& C! B# j
. A& q+ i; F) I1 l4 H2 {! {//-------------------------------------- 插入结束 ------------------------------------------//

6 a0 `. f4 _! g/ E  `
# J# t: U! t. c( Z由此可见 只需改变几个简单的fifo控制线的连接即可。

9 n% F8 i/ \: @9 p4 g' r
后续显示什么的和上文一样

, u( [. M7 _3 q& C  w4 g$ O
5 |9 i& Q* v  P) I7 L
; l7 M5 K# \8 u( |5 D" C& Q
4 f* ]% K* P6 {5 J# f3 t% g: o4 V
0 T# m/ ?( m  K$ k3 V
+ D$ f/ y+ Q/ y2 ~& h& s

7 c- m4 r3 N; `, @+ _, z