FPGA中DDR的使用（二）—— PAL--DDR2---缩放---VGA

mytomorrow

根据上一节描绘出的框架，本节我们来实现PAL信号(720576) 经过 DDR存储 缩放为VGA信号(800600)
/ {$ \4 F, h1 z) G" E很多人会问，缩放是不是可以放在DDR缓存前面 答案当然是可以的
* a+ A: P/ @' J5 F　　本节介绍 PAL–DDR2—缩放—VGA
% _, T; ^: Z7 c6 C$ A) Z　　下节介绍 PAL–缩放—DDR2—VGA
* u3 c" b* Y5 K0 i' M　　由此可以看出以前的PAL–DDR–PAL框架的好处 每个大模块都是利用fifo相连接 这样在插入一个新的模块的时候，只需要改变fifo之间的连接关系即可，但是，在此要特别的说明，再添加某一个模块的时候，最好自身携带一前一后两个fifo 这样程序方便移植
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5 ]6 B) _0 p: C8 \/ l" o2 S0 q下面介绍如何将缩放模块插入到写好的框架中
$ j* W* P4 N% r  \; i  P首先明确　缩放模块插到哪里
本节介绍的是从ddr读取数据之后插入缩放模块 因此 在视频输出处理部分插入
# r% q7 C5 k$ \* m# L  \: _
读取DDR2数据 => 64bit fifo缓存 => 16bit fifo缓存=> 缩放 => 显示

  k+ e3 _/ T  J16bit fifo接口：
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李旭

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