FPGA中DDR的使用（一）—— PAL--DDR2---PAL（上）

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一、系统结构概述
) W- v- u, u" E1 \% D7 O& a$ g
本文主要完成了FPGA对于图像PAL的采集，存储到DDR2，图像PAL输出的过程。
0 J3 H: Z% `8 u1 u2 T! s主要由以下几个模块构成：
1 PAL仿真数据
4 g2 m# F. R5 k4 P) o1 a! u5 X2 DDR2控制器
3 视频处理模块(包括输入和输出两个部分)
4 显示模块

二、PAL仿真数据产生

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2 k! I. v. ?  W" F8 C, e
4 J$ X- b7 W' o0 V# C& Z) V6 O

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