普通信号上BUFG当复位和使能信号请教大神。

mm58690

     由于一个模块产生的信号，要相当于很多模块的同步清除状态和数据等功能使用，所以扇出非常大。看到有办法可以把此信号 上BUFG，提高速度的办法。
! f/ O. X, I. r6 r- w) x# F     信号路径： 信号 chipscope -> BUFG -> 逻辑。（如图1）
     问题是，1. 虽然信号 上BUFG后，BUFG驱动后面的逻辑，此延时还是很长，有2ns（如图3），而且布线感觉先经过chipscope再去BUFG，多添加一段延时。
                  2. 在驱动触发器时，强行加了一个LUT 不知为何（如图2）
5 [# n, B' `& _/ g- C5 e0 ]: e/ I& h      以上两个问题，跟没有上BUFG时候一模一样，还凭空多插了个BUFG，对布线速一点影响都没有。
( ~: [9 @, H% g% z      请教大神，非常感谢！
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Colbie

楼主的复位、使能信号前面是否有取反或其他的操作，如果有建议你在输入BUFG之前处理，然后再输入到BUFG。

mm58690

Colbie 发表于 2019-8-21 16:18
- t7 @1 p0 t/ V9 s% n楼主的复位、使能信号前面是否有取反或其他的操作，如果有建议你在输入BUFG之前处理，然后再输入到BUFG。

一开始是没有取反的，听说这样下降沿使能会多添个LUT反向，如上面图1中的LUT1那个。
* C( O/ S4 j9 m/ V  t1 S: k' a
: e9 u& k3 G6 T& }后来我就按网上说的，BUFG前加了级反向，后也插了个反向，在综合后优化掉了BUFG后面的反向。但BUFG后的NET依然有2ns多的延时，请问，正常的BUFG信号驱动LUT，可能会有这么长的延时吗？感谢！

artic

路过。