仿真时出现pll倍频时候 clocked信号和输出c0信号出现几个时钟超前是怎么办？

mm58690

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请教大神！

+ c3 G* x' X! y2 O仿真时出现pll倍频时候 clocked信号和输出c0信号出现几个时钟超前是怎么办？我用的是cyclone。
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& g2 m- `* X: g' I( R1 D8 K# ]: _我看别人的都是没有超前的，这两个信号同时变化的。

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  @% I  C- r1 R
6 ?" m5 Q) l  u( B非常感谢！

Allevi

挺正常啊，你觉得哪里不正常？

A-Lin

看上去应该是正常的哦~那个是locked啦，不是clocked！！建议你到Altera官网找一下PLL的Spec看一下，我没记错的话，locked信号会在输入clk和输出clk相位锁住之后，就会拉高！

mm58690

Allevi 发表于 2019-8-13 17:50
挺正常啊，你觉得哪里不正常？

  ?3 O2 p; N  {; o我看别人仿真出来clocked和clk_c0要同步，就是clocked变高的同时，clk_c0才会出现方波。

mm58690

A-Lin 发表于 2019-8-13 17:51
看上去应该是正常的哦~那个是locked啦，不是clocked！！建议你到Altera官网找一下PLL的Spec看一下，我没记 ...

1 M1 A! |) B+ i6 @  u% j
我看别人仿真出来clocked和clk_c0要同步，就是clocked变高的同时，clk_c0才会出现方波。

Colbie

你产生PLL模块时，没有设置locked信号与clk_c0同步。

mm58690

Colbie 发表于 2019-8-13 17:54
你产生PLL模块时，没有设置locked信号与clk_c0同步。

' C, U+ o! ~8 i* _/ a! n
- S5 J5 c: g, i) h$ R1 i* v2 O但是他是ip核自动生成的模块呀，还需要自己修改吗？

Colbie

mm58690 发表于 2019-8-13 17:55
但是他是ip核自动生成的模块呀，还需要自己修改吗？

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当然需要根据你自己的需求更改了。 别人是不需要locked和clk_c0同步，所以是一种设置。
你需要locked与clk_c0同步，就得自己改了。

mm58690

Colbie 发表于 2019-8-13 17:56
当然需要根据你自己的需求更改了。 别人是不需要locked和clk_c0同步，所以是一种设置。
你需要locke ...

8 s' m3 \7 z; d& b5 o好的，谢谢大神！
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