求大神指点一下这些warning，非常感谢！

abcde1234

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# \! n  V6 x1 E3 o求大神指点一下这些warning，非常感谢！
9 j, O/ |+ I: J# J" b% D
2 Y9 u& o0 _+ a  N! s  k我前仿过了。后仿现在还没加sdf（理想条件下），出现x态。考虑是不是warning导致的内部逻辑不通。
现在把各种警告贴上来，求指点，困扰我好久了。
5 i2 g/ E8 t' O& i哪些警告是必须消除的。。。
第一种：20处左右：Warning:  Undriven register 'r_reg[MEMO][DATAOUT][16]' is connected to primary output 'r_out[MEMO][DATAOUT][16]'. (ELAB-832)
第二种：1处：Warning:  ./encode.vhd:103: DEFAULT branch of CASE statement cannot be reached. (ELAB-311)
, y4 e5 v) U7 M第三种：50处：Warning: In design 'rt1553', cell 'C22054' does not drive any nets. (LINT-1)
第四：800多处。。。Warning: In design 'rt1553', port 'r_out[BLOCK_CIR_ADDRESS][15]' is not connected to any nets. (LINT-28)
0 I# Q8 y% `8 p& X  {$ m: m$ C7 E第五：70处： Warning: In design 'rt1553', output port 'memi[DATAIN][15]' is connected directly to output port 'r_out[MEMI][DATAIN][15]'. (LINT-31)
第六：3处：Warning: In design 'TOP1553', a pin on submodule 'memory' is connected to logic 1 or logic 0. (LINT-32)
8 p4 b+ g% f. Y: F: ]& \+ x   Pin 'read_b' is connected to logic 1.
第七：90处：   Warning: In design 'TOP1553', net 'memory/data5[0]' has multiple drivers (unknown wired-logic type). (LINT-38)
第八：1处:    Warning: Design 'TOP1553' contains 8 high-fanout nets. A fanout number of 1000 will be used for delay calculations involving these nets. (TIM-134)
, K6 `" T1 t, S- n1 r9 E+ b第九：1处：  Warning: DesignWare synthetic library dw_foundation.sldb is added to the synthetic_library in the current command. (UISN-40)
第十：150处：  Warning: Unable to determine wired-logic type for multiple-driver net 'memory/data1[12]'. (TRANS-5)
Information: Assuming multiple-driver net 'memory/data1[12]' is a wired-AND. (TRANS-6)
+ w7 |$ \% I5 a! b, E9 n  eWarning: Unable to determine wired-logic type for multiple-driver net 'memory/data1[13]'. (TRANS-5)
+ X" V2 F5 y* Z' M, h! H1 Z第十一：5000多处：  Warning: Target library contains no replacement for register 'regs/r_sys_reg[MUX1M_10M]' (**FFGEN**). (TRANS-4)
# i4 i, J: \, w' @& M& l
/ ?9 u" p/ E% K+ g4 \  [9 U另外。。。因为有个dpram模块，我使用了shared variable，是不是会导致不可综合啊？
1 a: j$ q! ^: Y$ y5 G. `elabrate之前的error：    不知道是不是有影响
' w4 y+ H5 {0 Z- g7 ]* z& r0 wError: Cannot create procedure named 'group_variable' - existing command。

Colbie

信号一层一层的去找，看最后是哪个信号导致了x态。好像没有别的办法，并且跟你这些warning，也不一定有关系。

* z" v. @% M, i# ?; @$ w不过你可以尝试这一招：
* y$ M1 v( p3 i) o   在你的设计中，变量声明的时候，赋个初值。 不过你用的是VHDL，可以在声明变量时赋初值么？

abcde1234

Colbie 发表于 2019-8-13 17:57
信号一层一层的去找，看最后是哪个信号导致了x态。好像没有别的办法，并且跟你这些warning，也不一定有关 ...

" P$ B5 M  h* G8 q, Q6 ]
2 E- E5 L2 g) A不能给初值啊~
麻烦啊。门级网表我除了顶层，下面的都不认识啊。谢谢大神。

Allevi

'第六：3处：Warning: In design 'TOP1553', a pin on submodule 'memory' is connected to logic 1 or logic 0. (LINT-32)
   Pin 'read_b' is connected to logic 1. "
+ k0 a* T( a& o$ Q这个告警，你可以看看。有可能是没有低脉冲出现过，所以对应的寄存器、memory就没有初值，就可能导致后续逻辑也跟着出现x态。

A-Lin

后仿出现x态，不一定跟这些告警有关的。
' w! q' ]8 |2 v  p1 T& ]; o你还是得从仿真出现x态的地方出发，一个信号一个信号的往前查，只有找到源头了，才知道是什么原因。没有捷径的，还是老老实实查信号吧。

' I+ Y% Y$ U7 Z  f' B% Q如果查到不知道是什么功能的单元，就只能去看综合网表了，看看是你代码中的那个部分综合出来的。
, f3 w- R" ^3 k* C  W" }; U0 q! W
6 L) }) r5 z: C% a6 ^* U然后 你可以使用一些综合编译指令，把你设计内部的一些信号名保持住，以方便定位。
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