FPGA --- Verilog基础知识（亚稳态）

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亚稳态
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2 O5 H9 D+ C6 M. f2 j8 r锁存器出现亚稳态
（1）在其中一个输入端输入的脉冲太短。
（2）两个端口输入同时有效，或两输入有效相差足够短。
, I% L, W8 x7 p' }  {（3）在使能输入的边缘处，输入信号不稳定。


触发器出现亚稳态
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