找回密码
 注册
关于网站域名变更的通知
查看: 353|回复: 1
打印 上一主题 下一主题

FPGA LVDS应用

[复制链接]

该用户从未签到

跳转到指定楼层
1#
发表于 2019-8-9 13:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您登录!

您需要 登录 才可以下载或查看,没有帐号?注册

x
1. IBUFDS原语使用问题7 N% U) }9 J: r+ ]4 r
7 n! T- T2 p; I" {2 o

" E7 P9 z- ]1 c    使用IBUFDS原语,IBUFDS的输入信号例化为FPGA的输入端口(差分端口loc_clk19m_n和loc_clk19m_p),但是综合时错误提示:
8 C  y, p2 t, [: a    ERROR:Xst:2035 - Port <loc_clk19m_n> has illegal connections. This port is connected to an input buffer and other components.
: h  t# s7 m9 K7 X, q    ERROR:Xst:2035 - Port <loc_clk19m_p> has illegal connections. This port is connected to an input buffer and other components.
1 f* r, a$ x! ~1 r2 K( [
3 q6 }; p" {3 A" [, \. O% _. a- r
. s; i0 q# b) W9 z, A2 Q
    解决办法:右键“synthesize”->“properties”->“Xilinx Specific Options”->去掉add I/O buffer
/ p  ^- P6 C1 T3 |
4 r4 L6 A. }8 i. _
+ o2 J9 a3 g. c+ s0 `% Y4 J

* V# s! p; m2 f8 @2 j' O2. LVDS 使用到的原语:2 N1 W* T0 h* I' L) n" |6 o
6 ^- z4 B: D- M- M3 F9 ~, ~
$ j7 V5 d7 E, p
    基本元件IBUFGDS LVDS 用来例化输入时钟信号;IBUFDS LVDS 用来例化普通的输入信号;OBUFDS LVDS 用来例化普通的输出信号。元件名中的“*” 号是通配符,分别代表2.5 V模式、3.3 V模式或扩展模式。
9 \4 Z( R2 Z2 P2 |$ W- \' b7 p
( O- Q9 |6 O8 F+ R8 [3 h+ z' b# H* r

" D6 S% @0 G: z+ T: N* q$ b# ~
0 i1 r, j; u* ]5 a7 k

, z9 N$ i. J7 ~4 l& F
, h* L1 [4 C  b1 V& T$ e6 A

3 c* {0 t5 v' s
# c4 }8 k$ y$ N* |; X6 T6 l1 A

该用户从未签到

2#
发表于 2019-8-9 17:16 | 只看该作者
看了,赞一个
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

推荐内容上一条 /1 下一条

EDA365公众号

关于我们|手机版|EDA365电子论坛网 ( 粤ICP备18020198号-1 )

GMT+8, 2025-10-12 18:51 , Processed in 0.125000 second(s), 23 queries , Gzip On.

深圳市墨知创新科技有限公司

地址:深圳市南山区科技生态园2栋A座805 电话:19926409050

快速回复 返回顶部 返回列表