由连续分配语句和电线声明引起的“严重警告：[Synth 8-3352]多驱动网络”，是什么....

littlestupid

由连续分配语句和电线声明引起的“严重警告：[Synth 8-3352]多驱动网络”，是什么原因？？？

relchhiclty

问题是由于Verilog中的reg声明和电线声明之间的区别。
4 e/ r7 I3 u1 q9 }2 a
如果您有类型reg的声明，如下所示：

" X! m" V4 d, W9 x8 l7 kreg my_signal = initial_value;
) c, L( `. y8 F2 D2 y& @: ^; M
这被视为初始条件。

) m* R5 W% m4 y3 `- x; |. W但是，如果您的语句如下所示：
7 b/ W2 F& Y4 Z, ?3 x
) R5 ?) D; U. Gwire my_signal = initial_value;
- n. i! |' L5 w0 U+ N& u+ l% k4 q' h
这被视为连续的赋值语句而不是初始条件。
6 m8 D+ J; Z' i* e2 z, I. l
1 u( H. \/ W6 [' ^因此，如果my_signal有另一个assign语句，您将获得多驱动的严重警告。
" f2 y& ~, A8 C% c; ^+ m! F& R
解决方案是修改您的RTL。