FPGA --- Verilog基础知识（时序逻辑之锁存器）

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锁存器
) E- J$ a  h' n$ j! x+ U; s. q
) ]3 [$ O+ ~0 p
/ \& [, b0 ?- Q. R1 a好的设计风格应该尽量避免锁存器的出现，一般在always块的敏感列表是电平敏感，但是没有把所有组合逻辑需要的信号都列出来的情况就会出现锁存器。见下例
& V, T( g: f, \
5 C/ Q- [8 N/ z% s' h' r
: J8 W) M4 }; K0 \& G

• input a,b,c;
• reg e,d;
• always @(a,b,c)begin
• // 因为d没有出现在敏感列表，所以d变化时，e不能立刻变化，需要等到abc某个信号变化的时候才能体现，实际上是产生了一个锁存器把d的信号锁存了
•     e = d&a&b；
• end
  ; P  g" w% G; e1 P9 A

* w; g6 N) y8 Q( _
2 N* p. g) n" ^' d避免出现锁存的方法：

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& i+ y7 r6 S) H5 a" _/ h, `& P5 @

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