xilinx FPGA学习笔记2：Xilinx FPGA的结构和分类

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Xilinx FPGA的结构和分类

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目前主流的FPGA都采用基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。
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1、查找表的结构和功能
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) u7 u; }, B! x8 E+ y( q9 j% n查找表（Look-Up-Table）简称LUT，LUT本质上就是一个RAM。目前多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的RAM。当用户通过原理图或者HDL描述了一个逻辑电路以后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把真值表事先写入RAM，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出。

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ps：1、LUT实现组合逻辑的功能由输入决定，而不是由复杂度决定；
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        2、LUT实现组合逻辑有固定传输延迟。


2、可配置模块（CLB）
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每个CLB连接到一个开关矩阵用于访问通用的布线资源。一个CLB包含一对切片（Slice）。1个Slice包含4个6输入的查找表、8个触发器、多路复用器、算术进位逻辑。连个Slice构成一个CLB。这两个切片没有直接的相互连接关系，每个切片通过列组织在一起。
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1 i! z  K+ g) W3、时钟资源和时钟管理单元
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a、全局时钟：7系列FPGA提供了具有最高扇出的32个全局时钟线，全局时钟常常由CMT驱动，能完全消除基本的分布延迟。
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b、区域时钟：一个区域定义为任何一个有50个I/O和50个CLB高、和半个芯片宽度的区域。7系列FPGA有8~24个区域。每个区域内有4个时钟跟踪。
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   c、I/O时钟：I/O时钟非常快，只用于I/O逻辑和串行化/解串行（SerDes）电路。7系列提供了从MMCM到I/O的直接连接，用于低扭曲和高性能接口。
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' e) R; x' Z% V( M' c( L7 ld、时钟管理模块（clock management tile，CMT）包含一个混合的时钟管理器（mixed-mode clock manager，MMCM）和一个相位锁相环（phase lock loop，PLL）。
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f、块存储器单元：大多数FPGA都具有内嵌的RAM，可以用于高性能状态机、FIFO缓冲区、大的移位寄存器、大的LUT或者ROM。

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g、互联资源：FPGA内部定义了不同类型的布线，通过长度来定义。较长的路径元素对于较长的距离来说速度更快
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h、专用的DSP块：7系列FPGA内集成了专用的、充分定制的低功耗XtremeDSP DSP48E1 DSP模块。


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j、吉比特收发器：
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5 ?. ]* l! @1 x4 b: b7 U- F. Mk、PCI-E模块：
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l、XADC模块



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kinidrily

谢咯