FPGA的入门积累

ulppknot

FPGA不是单片机

关于这点，很多人反复强调，但遗憾的是，把FPGA当单片机玩的人仍前赴后继。笔者琢磨着有可能是入门方法有误。

# m7 L5 u7 |- w! }0 R5 q7 B# M回想一下我们是咋学单片机的？买一本教材，了解一下IO口和控制字，然后开始画流程图，用C编程，做各种经典实验。
+ M; n4 {. J$ ~% C: r
而当转到FPGA时，很自然的会借鉴“单片机模式”，买一本HDL的书，发现Verilog和C长还挺像，很轻松的啃完HDL，然后就开始“编程序”。待编完后，一点按钮，一口气从综合做到PAR（ISE和QuartusII都能一个按钮跑整个flow），然后仿真。仿真OK？皆大欢喜。不OK？改code。咋改？不清楚。
/ p/ b% ~% ?, d$ V; y
这个过程中最大的问题在于把FPGA最大的硬件本色当成黑盒处理：黑盒的输入是code，输出是仿真。

当把黑盒漂白成白盒，大致知道这盒子里有些啥，干了些啥，那在笔者看来才算是入门了。漂白粉是啥同志们应该猜到了：FPGA的结构。

& q6 W: a* s$ g9 ~; d% j推荐阅读：

  Z4 w7 k7 e6 r6 G( ~a) 采用Cyclone与Cyclone-II系列器件进行设计.pdf
" n& v/ ^5 P& _: P
b) altera: Cyclone II Device Handbook.volume1

c) xilinx: ug380~ug389(spartan6)
2 c! y; t& s7 [) x
$ }; l* B9 K+ A9 {6 w, Q5.HDL不是C，结构决定HDL

上面说到FPGA的结构是漂白粉，这节承接上文继续：

时序逻辑的敏感列表为啥只能有时钟和复位？如下：
+ \  n- L7 n7 T, r9 m/ `& y
always@（posedge clk or negedge rst_n）

1 C  G/ s* r9 _- A  `而不能再加个使能：
9 o& {/ x) T( z* C- q
always@（posedge clk or negedge rst_n or posedge CE）
# p" Q/ F% {( c! I
也不能双沿触发：
, k, v) w$ N0 [3 }  u8 W
: U8 Q& R+ f$ Y" u& I/ b  ]- ualways@（posedge clk or negedge clk）

也不能沿触发 + 电平触发：
+ U/ y2 R/ V& k1 b* y. \
always@（posedge clk or gated_logic）
8 B* A! ?6 \3 C# {
/ C* W% @0 {8 y! {这一切究竟是为啥呢。。
: t! x' l  i! Z# P* r  ~; p
( \& v* x/ u( t3 P" l7 P( E无他，结构如此。下图是cycloneII的一个基本单元LE（logic element）：



右下角那个寄存器看到了吧，单沿触发，异步复位，同步使能。所谓结构决定HDL也。
5 x+ i8 ?9 P; J2 K$ F  e) N' \
顺便再看一下寄存器的复位端有个小圆圈，表示低电平复位，所以我们这样写：
- x5 ]& C  {0 ~+ H- d' i  S
always@（posedge clk or negedge rst_n）
) v- x. P& c/ T* l7 e9 s8 ]6 x% Z
再截个spartan3E的：

: r: J2 G/ E/ s: z9 z- }
% n8 {$ ]6 p8 M( w' R* U' u
看出点名堂了吧。xilinx的寄存器是高电平复位，所以如果你是xilinx用户，那就要这样写：
3 k' r0 c' F* r( U5 n- }
2 _2 a6 ?: r) w4 g  [3 @7 {+ zalways@（posedge clk or posedge rst_n）
% k$ r1 ^& K: O
再来说一个经典的模型：FSM。为什么FSM推荐使用one-hot编码？如果读者有兴趣，可以做一个实验，会发现one-hot的解码电路一般都是小于4输入，也就是能用一个4输入LUT搞定。假设FPGA中的LUT是100输入，那即使解码电路再复杂点也能hold住了不是。

+ W: X3 ?8 _2 j- S推荐阅读：
# s. b3 }7 B# O6 A+ z, ]
/ {0 E' P' I2 {0 Xa) 设计与验证：Verilog HDL。
- x+ P- E) g( Q/ h0 b4 d
b) Verilog HDL 程序设计与应用 王伟编
4 u. m; x5 e0 C" K
c) Clifford E. Cummings的论文，http://www.sunburst-design.com/papers/

d) 大唐电信FPGAcpld数字电路设计经验分享

6.掌握主动权
+ @! z0 p( A2 j1 @
0 s# W$ U3 `/ u由于综合器的算法限制，只有当我们的HDL满足一定的coding style，才能映射出我们想要的东西，比如前面说的对寄存器的建模对敏感列表的限制和要求。而有些复杂元件要求的coding style则更复杂，比如memory、乘法器。
# S0 k. h# j7 _$ P
4 N# Z5 D0 o7 M7 l2 i6 H6 `这时更好的选择是直接调用软件提供的各种module，altera使用megawizard，xilinx使用core generator。这样不但直接告诉综合器我想要的是什么，把解释权掌握在设计人员自己手里，而且由于这些module一般都是经过优化（基于器件）后的网表，性能上会比自己写的更好，更灵活。

) C- g6 Y  T5 T* V当然调用module也意味着在不同vendor之间转换将成为一个额外的问题。所以有些设计为了兼容各家的产品而故意不使用module。
! O# N4 o8 a; r5 K5 a3 A/ T
" q! Q8 n8 ^/ d# z% D; w到这里为止，经常是新人止步的地方，即所有的精力和视野都放在数字前端。要成为高手，后端的内容具有一票否决权。
8 s: _1 s" ~4 l; r

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谢谢楼主分享