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卷积码Viterbi译码算法的FPGA实现

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A-Lin

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1#
发表于 2019-8-1 07:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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卷积码Viterbi译码算法的FPGA实现

& u- f% `8 @; f- [6 U4 m/ X. i  m) T. O" g# \; }: ]
, G$ @' J- W% `- u" r
探讨了卷积码 Viterbi译码的 FPGA实现问题。在 Viterbi译码算法中 ,提出了减少路径量度的位数和流水线回索法的幸存路径等方法 ,能有效地减少存储量、降低功耗、提高速度 ,使得 K=7的 Viterbi译码算法可在以单片 FP-GA为主的器件上实现。
' ~3 a  Y6 m# U/ ^. o) y0 c+ p3 F" F; B& S) ^( }. i- ~, F

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feihangdan

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2#
发表于 2019-8-1 09:09 | 只看该作者
这个我以前做过！

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雷北城

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3#
发表于 2021-12-22 17:42 | 只看该作者
卷积码Viterbi译码算法的FPGA实现

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JZ5311
  • TA的每日心情
    开心
    2022-4-21 15:32

    • 签到天数: 4 天

    [LV.2]偶尔看看I
    4#
    发表于 2022-4-20 17:02 | 只看该作者
    谢谢分享 学习学习~" A% e0 D+ |$ B7 Z1 _& D

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