FPGA-Verilog HDL语法参考

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9 a4 o9 v" L7 B! c
: M) H2 `8 D% \& f, E' U% B语法规范下列规范应用于语法描述，规则采用巴科斯—诺尔范式( B N F)书写：
0 w6 @/ f# G3 r0 I% p1) 语法规则按自左向右非终结字符的字母序组织。
2 V7 U, o1 C1 D: k2 w: W2) 保留字、操作符和标点标记是语法的组成部分，以粗体字表示。
$ C5 k0 }2 Z$ X4 B3 e3) 非终结名字前的斜体名字的语义表示与非终结名字相关联。
! ^9 ]% i/ S$ e$ @: @, P4) 非粗体的垂直符号（|）用于分离可替换的选项。
& w( D( O3 i8 G" o0 z5) 非粗体的方括号（[ . . . ]）表示可选项。
6) 非粗体的大括号（{ . . . }）表明某项可以重复0次或多次。
% O' r( @1 Q. z+ R. q0 r8 [3 ]% s% G7) 以粗体出现的方括号、圆括号、大括号（ [...], (...){...},）以及其他符号（如；）表示符号是语法的组成部分。
8) 起始的非终结名字为“源文本（ s o u r c e _ t e x t）”
9) 此语法中使用的终结名字以大写形式出现。
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