xilinx的 fifo

Mhza · 发表于 2019-7-22 10:55

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请教大神，
使用深度为10宽度为16的fifo，当写一个数时：we由低变高起，第二个时钟上升沿时，empty信号由高变低，第十个上升沿时，full信号由低变高；当读一个数时：re由低变高，第二个时钟上升沿时，开始输出数据，第十个上升沿时，empty信号由低变高。
将深度改为5，上面的时序关系并没有改变。
感谢！

Ferrya · 发表于 2019-7-22 17:59

看看代码对不

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