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DDR 时钟辐射超标怎么办？

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abcde1234

该用户从未签到
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1#
发表于 2019-7-21 16:00 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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公司一款产品，2层板，板厚1.2mm;605M辐射超标5dB，DDR差分阻抗参考设计140ohm,频谱仪探到源头是DDR差分时钟线，试过的对策：9 @. |! G; F1 B9 T# c  ^- ^& h
1）在差分线上并联4.7pf电容；( U; t  [3 M; Q7 I7 ^
2）靠近DDR端差分间并联3.9pf电容；; c5 S! ]9 G% X$ n( d  m) D0 L
3）调整源端串联电阻9 ^2 x/ B. n6 o0 r2 X
4)加屏蔽罩! X$ r- [+ e# m* f/ o
都无法改善;真不知如何改了，大伙有方法不？
0 ~! f  P$ h) c  u0 w ! t4 B) y! y, C6 E& _3 r% Z6 c
) ~5 E+ F$ {1 r) m5 y

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EDA440981

该用户从未签到
2#
发表于 2019-7-21 18:35 | 只看该作者
加屏蔽罩没效果说明发射点没罩住。检查下那些构成天线的地方

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wu6886

该用户从未签到
3#
发表于 2019-7-22 01:30 | 只看该作者
整個ddr罩住看有沒有用6 P4 ~5 X1 `; x* s7 e0 z6 D

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topwon
  • TA的每日心情
    奋斗
    2020-4-9 15:05

    • 签到天数: 6 天

    [LV.2]偶尔看看I
    4#
    发表于 2019-7-22 10:08 | 只看该作者
    先看看主芯片是否能支持DDR的时钟展频功能吧。不行的话估计要重新优化layout了。

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    samuel_sz

    该用户从未签到
    5#
    发表于 2019-7-22 10:20 | 只看该作者
    现在的电子产品也真是成本敏感，这种板做两层，DDR的时钟线下线有完整的地平面层吗？这样要过认证只能做两层，那真是不容易啊！

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    mjxonline
  • TA的每日心情
    无聊
    2020-7-31 15:14

    • 签到天数: 1 天

    [LV.1]初来乍到
    6#
    发表于 2019-7-22 14:21 | 只看该作者
    调低主控的驱动能力

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    haiyun0921

    该用户从未签到
    7#
    发表于 2019-7-22 14:48 | 只看该作者
    开展频，降驱动

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