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本帖最后由 ulppknot 于 2019-7-23 16:16 编辑 # V; D1 u$ }! h4 t8 |* y
' A0 G5 D% I3 V 对于需要在PCB板上使用大规模FPGA器件的设计人员来说，I/O引脚分配是必须面对的众多挑战之一。 由于众多原因，许多设计人员发表为大型FPGA器件和高级BGA封装确定I/O引脚配置或布局方案越来越困难。 但是组合运用多种智能I/O规划工具，能够使引脚分配过程变得更轻松。
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在PCB上定义FPGA器件的I/O引脚布局是一项艰巨的设计挑战，即可能帮助设计快速完成，也有可能造成设计失败。 在此过程中必须平衡FPGA 和 PCB两方面的要求，同时还要并行完成两者的设计。 如果仅仅针对PCB或FPGA进行引脚布局优化，那么可能在另一方面引起设计问题。. ~- E4 v* ^* X! k% k& `- V
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为了解引脚分配所引起的后果，需要以可视化形式显示出PCB布局和FPGA物理器件引脚，以及内部FPGA I/O点和相关资源。 不幸的是，到今天为止还没有单个工具或方法能够同时满足所有这些协同设计需求。
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. H7 w, f) L# D t然而，可以结合不同的技术和策略来优化引脚规划流程并积极采用Xilinx PinAhead技术等新协同设计工具来发展出一套有效的引脚分配和布局方法。 赛灵思公司在ISE软件设计套件10.1版中包含了PinAhead。 ! A0 h/ ~' K0 a
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发表于 2019-7-21 09:00
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