FPGA的全局时钟系统使用的问题与注意事项

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全局时钟系统使用的问题与注意事项：

8 G0 I# \2 ~5 F8 b6 P) `; }3 u1、 全局时钟的时钟源必须从全局时钟管脚输入，并且要先经过IBUFG。
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2、如果全局时钟涉及到逻辑运算，可以将BUFG换成BUFGCE（与）、BUFGMUX（二选一）等，事实上，BUFG、BUFGCE等资源均是由BUFGMUX生成。


3、从BUFG输出的时钟，是不能直接连接普通I/O管脚输出的，会报错，若要将全局时钟输出，有两种方法：一是直接将BUFG的输入连接普通I/O管脚输出，或者将BUFG的输出经由ODDR2后再连接I/O管脚输出。需要注意的是，将CLOCK_DEDICATED_ROUTE属性设为FALSE虽然会将ERROR降为WARNING，但是这样时钟系统将不再是全局时钟系统，不建议这样做。

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4、DCM（PLL）资源中有时钟反馈输入和时钟反馈输出管脚，一般的处理方法是将时钟反馈输出管脚经由BUFG后输入到时钟反馈输入管脚。

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