在低端FPGA中设计DDR接口

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在低端FPGA中设计DDR接口

: H7 w$ q; r6 M1 i* E
8 ^. _3 V5 f( ^' E
挑战一 DQS至DQ对齐
  DQS必须重新对齐以捕获读数据
  DQS是双向的并且不能自由工作
  系统级歪斜见笑了数据有效窗口
  在多个DQ线上，歪斜必须得到控制
& f4 I$ T' e* J& A3 K1 D3 G挑战二 数据多路合成和分解
  DDR的输入数据必须被多路分解为两个SDR数据流
: n8 i6 C6 w8 x9 L) R7 e  DDR的输出数据必须由两个SDR数据流多路合成为一个DDR数据流。
* j3 Q  I" _, f5 \. l- M* Y# t挑战三 时钟域的转换
  在读数据时，从DQS到系统时序需要考虑 在使用系统时钟的第一个寄存器中要避免tSU和tH的冲突
. w. Q3 w: R" u7 P! [8 a  DQS到系统时钟时序取决于 存储器与FPGA之间的PCB走线长，所用的存储器芯片。

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gaoxings

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jw216

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wangchen1992

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