FPGA ------- clocking wizard配置（PLL/MMC内核配置）

ulppknot

/ b# b/ f3 G2 X" K
) g4 W0 J3 V5 @1 F 明天准备更vivado的iserdes内核，ISE可能不怎么更了，由于毕设要开始搞了，准备直接转vivado，其实都差不多。今天先把ISE的始终管理内核说一下吧。

& [* e% E9 T0 M* \& Q) H
   
8 Q; r6 G$ z" R& O& K
  f8 c  j* X. E* z6 T9 s
/ N7 j' E, T: W# I, r. A第一页，clocking features选项框中的
  Z# a' o9 g. K3 t! V

% C# c: t* w) G1.Frequency synthesis选项是允许输出与输入时钟不同频率的时钟。

5 N, L4 l9 U2 h
: U. X- N. ]5 y6 m

游客，如果您要查看本帖隐藏内容请回复

: W- Z+ _$ Z' H, u2 J

mm58690

看看