FPGA ------- veriloig语言

ulppknot

打开quartus新建文件然后在里面用verilog语言进行编程
4 \# l8 n- O$ Y4 Q" ?对于时序逻辑电路和组合逻辑电路的区别
时序逻辑电路这里单指D触发器，和之前的状态和时钟沿有关
组合逻辑只和当前状态有关
! x) P9 g+ m7 `' F: v% a  t



/ {1 X# @; {" T
1、module ex_module(
input wire sclk,
input wire rst_n,
input wire [7:0] d,//声明模块时输入必须是wire变量，构件之间的物理连线
input wire [7:0] q,//模块声明时输出可以是wire变量给，也可以是reg变量，REG 用于时序逻辑，reg 用于 always @ （posedge clk） 的always 块中。
);
always @(posedge sclk or negedge rst_n)//敏感列表可以包括电平触发或沿触发
if(rst_n==1’b0)//条件表，这里是组合逻辑，一个比较器，1比特，b表示2进制
! k4 S6 U) ~! |+ \$ A4 xq<=8’h00;//沿触发的逻辑里面一定要用，<=非阻塞值
else
4 \; Q' ?- D/ L$ o) J$ [3 Iq<=d;
endmodule


; t3 F/ C% o7 K. e

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