FPGA的一点点小结

ulppknot

assign赋值语句
# o1 m+ r3 U% D6 lassign赋值语句定义的信号类型为wire型，always块下的信号定义为reg型。
assign相当于连线，一般是将一个变量的值不间断的赋值给另一个变量，就如同直接连在一起一样，不间断赋值。
$ b3 m# m  M3 K, `! Y4 v5 k2 Cverilog module中的并行理解
initial always assign 都是并行执行的没有顺序先后
只有连续赋值语句assign和实例引用可以独立于过程块存在与module功能定义部分
+ s6 Z6 J2 L  V/ Nalways中就不可以使用他们
4 l, A( ?& M: q! a1’b0 1位宽2进制0

# n9 b- x2 S& L& X5 ]+ p


0 B: B$ I; X. K) ?. T

kinidrily

谢谢了