verilog,遇到个问题，不知道解释 ？

cj223356

( z& N$ c, k1 E( }4 z2 \6 [( zif（cnt < 5'd18） : O! H) F5 Z, {  U! m! {cnt <= cnt + 1; & g$ D( g( T# H8 l2 D: eelse cnt<=0; - F9 X3 x; w5 a' Q5 C/ x" R2 P/ F. Iif(cnt == 1) init  <= 1;  //改为 init  =1 也不对  ，编译显示这个位置是错的 6 h1 K( M3 h6 ]5 u$ D: a上面这个代码，怎么编译都不过，显示错误为 Error (10200): Verilog HDL Conditional Statement error at LEDa.v(65): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct 但是我改成下面这样就编译通过了， , |$ U; m# p7 a  rif（cnt < 5'd18） begin 1 P$ T( ^/ a# Q6 e4 B0 J        cnt <= cnt + 1;         if(cnt == 1)                 init  <= 1; / {. N- Z: T& dend + E2 B" \6 y* t$ |+ ?8 ?. Jelse cnt<=0; 8 b# G& h7 f4 A0 f3 }8 r* S 就是将错误的那句插入到上面那个if语句里   （插入到其他位置都会报错，只有插入到上面的if语句里才不报错） 9 g" p" j( D/ ]9 S8 ?( G$ l 请问各位知道这是什么原因吗？谢谢

0 |8 L2 a0 p1 D( h

使用特权

. l- x' b2 C, [+ J! S2 u2 T
4 G) R' ~* c2 n1 t% ]. h" [

relchhiclty

同样看不出来什么问题，也许错误不在这里。 试着把出错代码专门编译一下。