MFSK调制系统设计和VHDL程序及仿真

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MFSK调制系统设计和VHDL程序及仿真

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功能：基于VHDL硬件描述语言，完成对基带信号的MFSK调制
. n/ y5 j0 ^# L$ q. {! b0 l8 f+ Z--说明：这里MFSK的M为4
library ieee;
6 v$ w0 ?. ^/ _9 q$ T7 B0 ruse ieee.std_logic_arith.all;
' I( a9 M5 }7 R8 [: h) suse ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity PL_MFSK is
1 K! E  Z% J4 Lport(clk&nBSP;      :in std_logic;            --系统时钟
  U/ S* ^, [! N0 o1 S' N- S    start     :in std_logic;            --开始调制信号
    x       :in std_logic;             --基带信号
    y       ut std_logic);           --调制信号
end PL_MFSK;
architecture behav of PL_MFSK is
signal q :integer range 0 to 15;           --计数器
3 r2 G0 E# H& i& w" j1 {signal f :std_logic_vector(3 downto0);    --分频器
signal xx:std_logic_vector(1 downto0);   --寄存输入信号x的2位寄存器
2 W5 ?3 |3 d4 Jsignal yy:std_logic_vector(1 downto0);   --寄存xx信号的寄存器
begin
process(clk)  --此进程过对clk进行分频，得到4种载波信号f3、f2、f1、f0。
begin
/ u) l5 b& ~. v- @# ^) `if clk'event and clk='1' then
( ~2 M$ L) l2 B' s1 w) n- e1 ?   ifstart='0' then f<="0000";
! O5 \% \+ T. r   elsiff="1111" then f<="0000";
  else f<=f+1;
  end if;
end if;
end process;
8 K; @1 a% [" V5 B. v3 uprocess(clk)              --对输入的基带信号x进行串/并转换，得到2位并行信号的yy
begin
( t. }" r3 D+ b; G2 `if clk'event and clk='1' then
   ifstart='0' then q<=0;
9 |7 ^2 p+ K7 ?& |- V0 H2 D: `  elsif q=0 then q<=1;xx(1)<=x;yy<=xx;
  elsif q=8 then q<=9;xx(0)<=x;
  else  q<=q+1;
, S* q# d( D1 ^: Z2 q  end if;
6 c3 l9 o& f- M+ Cend if;
end process;
3 Q/ K/ ?% p$ Xprocess(clk,yy)                          --此进程完成对输入基带信号x的MFSK调制
begin
if clk'event and clk='1' then
   ifstart='0' then y<='0';                -- if语句完成2位码并行码到4种载波的选通
  elsif yy="00" then y<=not f(3);
3 y+ H5 `& u5 e  elsif yy="01" then y<=not f(2);
- z2 J' A, v( g; E9 f5 D; t; f  elsif yy="10" then y<=not f(1);
  Q7 h8 V$ Z( X# v( Y8 k. C5 j$ U  else  y<=not f(0);
  end if;
9 s) }9 {" f5 u. W. w9 h2 @end if;
end process;
end behav;

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