|
|
EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。" I" a% v8 G& u6 W8 b7 f5 ?
' R3 o3 F5 C0 S
$ X! C @4 v% u( F1 Z& X* S7 _* u/ \
具体设计细则：: W% w( S* G9 c
6 B6 z/ g8 W1 X
) D* X& m; Q$ p6 M8 [ V
+ W9 Y- Q" K3 X( y# U G
1 l- e5 b) L( N
, ? j5 u2 G; l% w& |9 n+ N0 N% o) ~9 J$ W6 L; O
m3 O) U+ c b! `/ K
" ?0 n% ?: K- ]( [/ @
" J0 N- u) i+ p. }- x9 R' J, R1 O) m" _, N/ k. e: N& L3 A+ I1 f# t
9 B/ d1 x, y, Z, |8 o! J3 O |
|
/1 
发表于 2019-6-27 14:22
收藏
淘帖
支持！
反对！