PCIE 布局问题

weilaidaren · 发表于 2019-6-25 17:31

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PCB PCIE走线如果一个差分对的两根线对地距离不一致，对信号影响大吗？请大佬帮忙解惑！

liangyw_015 · 发表于 2019-6-26 10:04

两层板影响大，四层板有完整的GND平面不大，主要看过孔回流到地平面的速度和距离。

huo_xing · 发表于 2019-6-25 18:40

如果有完整的参考平面，可以考虑去掉包地。
你这个包地间距太小，同层阻抗因素必须要考虑了。

oncewei628 · 发表于 2019-6-25 23:49

huo_xing 发表于 2019-6-25 18:40$ N% N! N5 a; I) s% g; h: |) ]
如果有完整的参考平面，可以考虑去掉包地。6 w! p) {/ z+ s9 K6 c% I8 M+ r
你这个包地间距太小，同层阻抗因素必须要考虑了。

大神

yangjinxing521 · 发表于 2019-6-26 09:02

17.2软件自带的阻抗仿真工具，跑一下就看出差异了。。

wu6886 · 发表于 2019-6-26 10:43

要看有沒有符合板廠給的阻抗控制POLAR圖

weilaidaren · 发表于 2019-6-26 13:58

huo_xing 发表于 2019-6-25 18:408 x# s+ v9 q* h* p7 C
如果有完整的参考平面，可以考虑去掉包地。0 q: i& N4 ? ~# D8 C% Y6 G, R5 j
你这个包地间距太小，同层阻抗因素必须要考虑了。

每对差分线间距是20mil，这个距离可以吗

huo_xing · 发表于 2019-6-26 14:12

weilaidaren 发表于 2019-6-26 13:58
; a4 {4 Q% v( z8 t每对差分线间距是20mil，这个距离可以吗

现在的pcb一般100差分阻抗能算到4/5。你周围的包地线间距20mil，对阻抗影响基本可以忽略。
如果不放心可以把参数放到polar里看看。

junfeng.nie · 发表于 2019-6-26 20:52

一般来说信号线下面有完整的参考地，而同层的地与信号的距离超过2倍线宽就影响不大了。

anguchou · 发表于 2019-6-27 20:56

不需加 GND

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