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EDA365电子论坛网»电子社区 › 研发技术版块 › FPGA|CPLD论坛 › FPGA VHDL 中的一个警告如何去掉？？？
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FPGA VHDL 中的一个警告如何去掉？？？

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Touuqu
  • TA的每日心情
    怒
    2019-11-19 15:34

    • 签到天数: 1 天

    [LV.1]初来乍到
    跳转到指定楼层
    1#
    发表于 2019-6-25 17:24 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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    177行没注释
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    177行注释掉

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    !来自网上的主流解释，评价为-6来自网上的主流解释，评价为-6
    两个信号的定义如下：# C( {& C6 v7 ~
    SIGNAL DCM_spd_in : std_logic_vector (7 DOWNTO 0);1 _+ Y& \, s2 Q: n! }& I/ S
    PORT (spi_rddata : out std_logic_vector(7 DOWNTO 0); )8 J0 L. L) ^+ D' a) z4 c; T5 e
    求大神帮忙！
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    EDA365微信号及QQ群号！
    Demyar

    该用户从未签到
    2#
    发表于 2019-6-25 19:38 | 只看该作者
    楼主你的问题解决了吗

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    freebigfish
  • TA的每日心情
    难过
    2020-4-23 15:10

    • 签到天数: 37 天

    [LV.5]常住居民I
    3#
    发表于 2019-6-26 13:14 | 只看该作者
    楼主你的问题解决了吗

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