Cadence16.X中Verilog file如何支持Pspice仿真？？？

littlestupid

目的：设计了一个驱动控制电路（包含了触发逻辑功能，较复杂），打算用cadence-Pspice仿真；
方法：驱动和实现通过分立器件（电阻、电容、电感、MOS管、隔离驱动IC等搭建），逻辑触发功能打算通过编写的Verilog代码去实现（如果用数字电路的话，太复杂了）；

% `; i9 [# L! j' @6 L# I9 M目前问题：不知道如何通过Cadence新建的Verilog file，实现生成.lib库文件（.olb符号库文件已经会生成了）；
# Q1 }7 e7 j' y
其他问题：基于Cadence这类硬件仿真的电路，有其他较为简单的方法去实现Verilog（或VHDL、或C/C++等）与硬件电路的联合仿真吗？
2 c) M0 x0 Q4 j, L7 U. q6 M+ t5 R
: K" y( @8 ^9 c8 d1 |% ^/ l当然也有比较强力的办法：自己已经知道触发逻辑的功能，按照IBIS、Pspice的规范，自己编写相关的模型，这个办法肯定是可以的，不过难度挺高。

3 |, w/ ?& o7 G& h希望看到的大神指导一下，谢谢

Touuqu

菜鸟路过