如何实现 STM32 主频调整?

artic

TM32f103系列，一直用的是主频倍频到72MHZ，现在项目想不倍频，即还是用8MHZ，请问如何配置。
$ u1 m: D+ |  P: C6 g. T; P

helendcany

标准库在system_stm32f10x.c第106行，如下
#if defined (STM32F10X_LD_VL) || (defined STM32F10X_MD_VL) || (defined STM32F10X_HD_VL)
/ Z# I6 B4 d& c0 i/* #define SYSCLK_FREQ_HSE    HSE_VALUE */
) v. P: D$ R6 u #define SYSCLK_FREQ_24MHz  24000000
#else
  L# ]; G0 g2 e+ A8 s/ S/* #define SYSCLK_FREQ_HSE    HSE_VALUE */
/* #define SYSCLK_FREQ_24MHz  24000000 */
8 q, B/ T4 y! i* n# [; O- W/* #define SYSCLK_FREQ_36MHz  36000000 */
! d( L, e8 R' b/* #define SYSCLK_FREQ_48MHz  48000000 */
- |7 t! e) m4 R" K& @* E1 j/* #define SYSCLK_FREQ_56MHz  56000000 */
#define SYSCLK_FREQ_72MHz  72000000
#endif
5 M1 I& D( o2 b+ o* u& Ghal库不知道没用过，估计更简单点，毕竟有个图形化配置

artic

helendcany 发表于 2019-6-12 11:24
/ o9 a# Q$ {7 D2 x标准库在system_stm32f10x.c第106行，如下
/ x3 f* x+ K9 x8 [2 I+ d#if defined (STM32F10X_LD_VL) || (defined STM32F10X_MD_VL)  ...

直接把72000000改成8000000么？此外还需要改什么，对串口，定时器有啥影响
' X2 R* ]( I7 }: T1 e5 q; a$ Z

helendcany

artic 发表于 2019-6-12 13:21
. Z4 G: j6 `. f/ E7 P; I( G直接把72000000改成8000000么？此外还需要改什么，对串口，定时器有啥影响

- O$ t7 }% X: P3 w不是啊，看我发上来的代码把第10行屏蔽了，把第5行取消屏蔽。串口分频值 ，定时器分频 重装都是根据时钟频率计算的，肯定有影响啊
3 @. A: D3 P3 b! ~另外不明白你为什么要用8M，何必呢。72M哪里满足不了你
/ k! u& P' g1 f! A" R( ~

yxlk

修改启动文件init函数，main前还有一些函数，追踪一下就能找到

artic

helendcany 发表于 2019-6-12 13:53
不是啊，看我发上来的代码把第10行屏蔽了，把第5行取消屏蔽。串口分频值 ，定时器分频 重装都是根据时钟 ...

改成8MHZ想得是降低功耗。

relchhiclty

在 STM32 中，一共有 5 个时钟源，分别是 HSI 、 HSE 、 LSI 、 LSE 、 PLL 。

①HSI 是高速内部时钟， RC 振荡器，频率为 8MHz ；

  i/ M- |2 `* m2 w②HSE 是高速外部时钟，可接石英 / 陶瓷谐振器，或者接外部时钟源，频率范围是 4MHz – 16MHz ；

: x- \# H$ V" C, T% h- P" Z③LSI 是低速内部时钟， RC 振荡器，频率为 40KHz ；
4 t( F3 c9 f1 Q2 y' ^& g! c
④LSE 是低速外部时钟，接频率为 32.768KHz 的石英晶体；
% |( c  M0 Z  D- ^3 Y% R! c3 o  F
⑤PLL 为锁相环倍频输出，严格的来说并不算一个独立的时钟源， PLL 的输入可以接 HSI/2 、 HSE 或者 HSE/2 。PLL倍频可选择为 2 – 16 倍，但是其输出频率最大不得超过 72MHz 。
9 G. g: g- L+ }
其中， 40kHz 的 LSI 供独立看门狗 IWDG 使用，另外它还可以被选择为实时时钟 RTC 的时钟源。另外，实时时钟 RTC 的时钟源还可以选择 LSE ，或者是 HSE 的 128 分频。

STM32 中有一个全速功能的 USB 模块，其串行接口引擎需要一个频率为 48MHz 的时钟源。该时钟源只能从 PLL 端获取，可以选择为 1.5 分频或者 1 分频，也就是，当需使用到 USB 模块时， PLL 必须使能，并且时钟配置为 48MHz 或 72MHz 。
  w+ E* b* @9 T
另外 STM32 还可以选择一个时钟信号输出到 MCO 脚 (PA.8) 上，可以选择为 PLL 输出的 2 分频、 HSI 、 HSE 或者系统时钟。
6 @: R( ~4 S: U6 B
系统时钟 SYSCLK ，它是提供 STM32 中绝大部分部件工作的时钟源。系统时钟可以选择为 PLL 输出、 HSI 、 HSE 。系系统时钟最大频率为 72MHz ，它通过 AHB 分频器分频后送给各个模块使用， AHB 分频器可以选择 1 、 2 、 4 、 8 、 16 、 64 、 128 、 256 、 512 分频，AHB分频器输出的时钟送给 5 大模块使用：
) @- s& P6 W4 Z$ b6 X6 @
       ①送给 AHB 总线、内核、内存和 DMA 使用的 HCLK 时钟；

" p+ G, A( Z$ E2 [4 h       ②通过 8 分频后送给 Cortex 的系统定时器时钟STCLK；

       ③直接送给 Cortex 的空闲运行时钟 FCLK ；

       ④送给 APB1 分频器。 APB1 分频器可以选择 1 、 2 、 4 、 8 、 16 分频，其输出一路供 APB1 外设使用（ PCLK1 ，最大频率 36MHz ），另一路送给定时器 (Timer)2 、 3 、 4 倍频器使用。该倍频器根据PCLK1的分频值自动选择 1 或者 2 倍频，时钟输出供定时器 2 、 3 、 4 使用。

       ⑤送给 APB2 分频器。 APB2 分频器可以选择 1 、 2 、 4 、 8 、 16 分频，其输出一路供 APB2 外设使用（ PCLK2 ，最大频率 72MHz ），另外一路送给定时器 (Timer)1 倍频使用。该倍频器根据PCLK2的分频值自动选择1 或 2 倍频，时钟输出供定时器 1 使用。另外 APB2 分频器还有一路输出供 ADC 分频器使用，分频后送给 ADC 模块使用。 ADC 分频器可选择为 2 、 4 、 6 、 8 分频。
% l& m% e/ a8 ^" J0 A
需要注意的是定时器的倍频器，当 APB 的分频为 1 时，它的倍频值为 1 ，否则它的倍频值就为 2 。

anguchou

:):)