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转——一个硬件工程师做完又一个FPGA项目后的感言

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1#
发表于 2019-6-3 15:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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转——一个硬件工程师做完又一个FPGA项目后的感言
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  • TA的每日心情
    开心
    2021-12-21 15:00
  • 签到天数: 18 天

    [LV.4]偶尔看看III

    推荐
    发表于 2020-11-20 14:29 | 只看该作者
    真的不是很喜欢,什么都不知道就回复。至少写点摘要比较合理!!

    点评

    支持!: 5.0
    支持!: 5
    强烈支持!!! 需要回复才能看实在不合理  发表于 2021-1-4 10:38

    该用户从未签到

    推荐
    发表于 2020-8-18 22:06 | 只看该作者
    一个硬件工程师做完又一个FPGA项目后的感言 [[url=]修改[/url]]5 x- P8 p2 V4 ~% N
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    " l9 V3 z) `# N' ^4 A( c

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    推荐
    发表于 2021-6-8 16:41 | 只看该作者
    如果对转换后的原理图进行修正得整个原理图从头到尾彻底检查一遍,这个工作量以及存在的风险对于我们layout工程师和硬件工程师来说可能都不太现实,如果能将AD或Power Logic原理图产生的网表转成Allegro格式的网表,那就能导入Allegro里面设计了,就不需要转换原理图了,省又省时,这是最为简单方便又靠谱的方法了。9 d/ I
    8 z1 j$ O1 ~: u- Y+ J/ n

    该用户从未签到

    5#
    发表于 2019-6-3 16:50 | 只看该作者
    回复看看是什么东东
  • TA的每日心情
    开心
    2019-11-19 16:06
  • 签到天数: 1 天

    [LV.1]初来乍到

    8#
    发表于 2019-6-4 13:40 | 只看该作者
    回复看看,学习一下

    该用户从未签到

    12#
    发表于 2019-8-28 08:22 | 只看该作者
    看看大神是完成了怎樣的項目,感謝。
  • TA的每日心情
    开心
    2021-7-3 15:17
  • 签到天数: 262 天

    [LV.8]以坛为家I

    13#
    发表于 2019-8-28 15:49 | 只看该作者
    看看说的是什么内容,谢谢分享!) Y0 X  |' b3 f- H

    该用户从未签到

    17#
    发表于 2019-8-29 14:49 | 只看该作者
    看看什么项目,学习一下
    2 y! w; Z/ g( `4 g* h
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