生成Qsys系统之后，没有reset输入口怎么办?

tobias

自定义了一个求两个数字a，b的最大公约数的硬件算法，然后用avalon MM 从设备接口连接到Qsys系统上，
系统包括了：
一个clk核，
" O, M  z! x  [% @7 L一个Nios II standard核
一个DDR2控制器
: b& g2 X9 H& i一个sysID核
一个JtagUART核

( C4 Q; ^$ ?& ?" k+ _+ j+ _. h以及 一个自定义的求最大公约数核。如下图所示
! N2 d, n; R/ I" k; U( }
7 ], O1 A) b; k  T  ~2 }  
* W! b* z  a7 {7 ~  ]
% N: F  S' k+ @) D( I
连接完成之后，生成Verilog以及bsf文件  都没有reset输入（如下图），求解这是为什么，我记得原来是好好的。
( U, \/ z9 L9 Z0 |$ l8 L& c  

yxlk

楼主你的问题解决了吗？