减少关键信号的逻辑单元使用

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减少关键信号的逻辑单元使用

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1. 减少关键路径上的组合逻辑单元的技巧
& ]: j/ q6 e% W; T7 A      在FPGA 中每条关键路径上的逻辑单元都会增加一定延时.因此,为了保证关键路径的时序能得到保证.设计时必须考虑关键路径上如何减少逻辑单元的使用. 下面举例说明这个问题:
如题: 输入信号a,b,c,critical ; 输出DOUT.  要求, c 和critical 同时为高,输出a, 其余情况输出b;
本设计中critical 信号很重要,要求输入输出的时延尽可能短!
第一种编程方法如下:
  ]3 ~/ o  d  W; I# E. L% O. \    LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
* G1 H8 H/ T7 x* [. ^2 `( WUSE IEEE.STD_LOGIC_ARITH.ALL;
. p4 ^+ ~5 f% u- k7 J( TUSE IEEE.STD_LOGIC_UNSIGNED.ALL;
% t, |. N" J% Q6 V+ K--LIBRARY ALTERA;
- l3 H( u1 U: a/ @' p--USE ALTERA.MAXPLUS2.ALL;
LIBRARY LPM;
USE LPM.LPM_COMPONENTS.ALL;
, t3 }3 R( W+ u' ~; G# m4 HENTITY Test  IS
PORT
     (
       Clk : IN STD_LOGIC;
; t; ^0 Z0 F* H5 E* |       Rst : IN STD_LOGIC;
       a,b,c: IN STD_LOGIC;
       Critical: IN STD_LOGIC;
      
       Dout    : OUT STD_LOGIC
       );
END Test;
ARCHITECTURE Arch_Test OF Test IS
" {. s& O1 z- [, ~! t* s7 r( Y* i* LSIGNAL TEMP : STD_LOGIC;
" C7 T, K+ r, k9 h  D- PBEGIN
PROCESS(a,b,c,critical)
1 P. o  L& F) D2 w4 q9 @% ]2 OBEGIN
IF ((C AND critical)='1') THEN
8 M: a3 g; O& _/ R3 Q- L2 R) `5 d8 V     TEMP<=A;
ELSE
. \& g# V) m* e' c- S$ l     TEMP<=B;
; q% B5 Y9 {: M" YEND IF;
: F2 V. a" P4 L2 l. j0 C. FEND PROCESS;
" [6 `/ @" k3 A# g# A& |" Z4 `PROCESS(CLK,RST)
BEGIN
IF (RST='1') THEN
   DOUT<='0';
$ f3 d7 d4 Y# G; S' }7 n' p$ BELSIF RISING_EDGE(CLK) THEN
   Dout<=temp;
END IF;
+ c4 g3 A2 O, }; Y9 ?9 `END PROCESS;
4 X% O$ R4 h& b1 f. a+ k1 EEND ARCH_TEST;
; U2 N' j2 [; ^# n
. X9 ^% s1 e3 g6 O; A9 Z0 l- L; r其逻辑硬件图如下:

从上面图中可以看出, 该设计中, CRITICAL 信号经过两个组合逻辑延时, 和a,b,c 信号延时一样. 我们可以想想还有没有更好方法,让CRITICAL 信号延时更短.其实是有的, 见下面的第二种编程方法:
& ~% `; a! V% N# |' yLIBRARY IEEE;
* s. K# M/ A' y# K7 ZUSE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--LIBRARY ALTERA;
: @! J3 u4 r) m# B3 v% |--USE ALTERA.MAXPLUS2.ALL;
; P2 B9 [  X7 i$ HLIBRARY LPM;
USE LPM.LPM_COMPONENTS.ALL;
; a2 [$ n, |1 ^7 }! KENTITY Test  IS
PORT
- \* a# u9 `. A/ P7 S* F2 ]     (
       Clk : IN STD_LOGIC;
       Rst : IN STD_LOGIC;
) R+ Q9 Z0 O3 p       a,b,c: IN STD_LOGIC;
) z% K3 v/ L' ^       Critical: IN STD_LOGIC;
2 {$ Z- x7 D+ G5 E3 M      
       Dout    : OUT STD_LOGIC
  s4 b: W7 y+ u       );
- g+ b3 L& s4 ~$ T% Z. dEND Test;
ARCHITECTURE Arch_Test OF Test IS
0 ?2 q  u9 }" X$ `/ ?$ GSIGNAL TEMP,OUT_REG : STD_LOGIC;
) O# G- r, H5 uBEGIN
PROCESS(a,b,c,critical)
+ E2 Y6 h& p1 W# T, R7 `BEGIN
4 O' J& j; K+ X' @& p- I; WIF ((C)='1') THEN
     TEMP<=A;
# w! B' }1 e3 f/ N4 H; v6 OELSE
3 T5 A: r/ \, h- V) [     TEMP<=B;
END IF;
END PROCESS;
PROCESS(critical)
0 ]* e+ s3 C$ k3 f+ I2 qBEGIN
3 u7 V0 O7 L, X* M7 n: VIF ((critical)='1') THEN
" y/ \3 ^4 C5 i8 o4 \     OUT_REG<=TEMP;
ELSE
     OUT_REG<=B;
END IF;
4 Z! t$ L$ c& pEND PROCESS;
. ?% m. o6 K( v1 y3 j& IPROCESS(CLK,RST)
BEGIN
IF (RST='1') THEN
   DOUT<='0';
ELSIF RISING_EDGE(CLK) THEN
   Dout<=OUT_REG;
+ Q$ Y8 Z; _) Q6 T" oEND IF;
END PROCESS;
END ARCH_TEST;

, A4 T! B7 P2 n3 ?& I其硬件逻辑图如下:
8 A! P+ Q0 b/ W4 H( V
; @7 }. c% E6 l" w1 X  `9 b
  r* t( I; c  `! w) T( b) ?5 P


从上面的硬件图,可以看出,CRITICAL 的只经过一个组合逻辑延时, 更符合设计要求, 所以关键路径编程特别重要,需要仔细考虑设计技巧,任何时候保持硬件电路与程序对应,深刻理解硬件描述语言所描述的硬件电路!

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