FPGA ------- 时钟简介

mytomorrow

时钟，时序逻辑的心跳


在时序逻辑中，正是时钟信号将各个存储单元中的数据一级一级地推动下去，如果时钟信号突然停止，那么整个时序逻辑也将陷入瘫痪，因此，时钟就好像时序逻辑的心跳一样，那么重要却又平常的存在着。
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; A4 T8 P# Y$ \( i. `2 I几乎所有的FPGA设计都是时序逻辑，就意味着几乎所有的FPGA设计都离不开时钟，时钟之于时序逻辑，好比空气之于众生。因此，要确保FPGA设计成功，就先要确保时钟信号成功。

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如果要评判FPGA实现某一功能的可行性，那么第一步， 看时钟，判断该功能对时钟信号的要求是否超越了FPGA的能力范围；如果让你着手开始一个FPGA设计，第一步，还是先看时钟，选择合适的时钟作为整个项目的支撑。
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时钟信号的基本特征
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时钟信号是具有固定周期的方波。 周期是指一个时钟边沿到下一个同类时钟边沿之间的时间间隔，最常用的方式是一个上升沿到下一个上升沿之间的时间间隔。 时钟的频率等于时钟周期的倒数。  
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4 k3 a6 m0 s; E$ f3 O# I' W图1. 数字波形作为时钟信号的参考，时钟信号具有固定周期，在数据传输过程中用固定的时间间隔来同步数字信号发射器和接收器。
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* r& t5 Z/ S) C8 ^  e& w" y时钟信号的占空比是波形处于高电平占周期的时间比。 图2展示了两个具有不同占空比的波形的区别 您可以发现占空比为30%的波形处于的时间少于占空比为50%的波形。
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图2.信号的占空比是指波形处于的时间百分比。


时钟信号用于在数据传输过程中同步数字信号发射器和接收器。 比如，发射器可以在时钟信号的每个上升沿发送一个数据位，接收器可使用相同的时钟读取数据。 在这种情况下，设备的确定边沿是上升沿（从低电平到高电平）。 对于其他设备则可能是下降沿（从高电平到低电平）。 时钟的确定边沿又称为有效时钟边沿。 数字信号发射器在每个有效时钟边沿触发新的数据发送，而接收器则在每个有效时钟边沿上进行采样。 后来的设备开始同时使用时钟的上升验和下降沿；这种设备被称为双倍数据速率传输(DDR)设备。 事实上，数据传输对于有效边沿有短暂的时延；这种延时称为时钟到输出时间。


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kinidrily

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