Verilog中INOUT端口的使用方法

Ferrya

Verilog中INOUT端口的使用方法

3 D, C0 W9 }, w* [7 ?9 D

  见许多问这个问题的,总结一下,希望能对大家有点用处,如果有不对的地方,欢迎指出.  
  芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双向数据传输的时候就要用到。

    先送上一个表格吧，正好今天在一本书上看到了。这个表格表示 的是在同等驱动强度下，两个驱动源驱动的wire型和tri型 变量的真值表。

6 _5 a* s+ E! U; b3 T; d( e
7 R9 c* [. q' U* B4 m" ^; J# D  H

2 ]4 G4 a: G7 S. w# l7 j    发现问题了吧！如果某时刻inout口有输入，此时你又正好要拿这个inout口 做输出那么冲突是在所难免的，会出现什么样的结果可以参考上面的表。另外看这个表，你就应该明白双向口该怎么处理了吧。
* J5 \; A: h2 i3 ~2 M  ]$ q& z
. @& l% {# t* S: S( n: E  ^INOUT类型了。就是一个端口同时做输入和输出。 inout在具体实现上一般用三态门来实现。三态门的第三个状态就是高阻'Z'。 当inout端口不输出时，将三态门置高阻。这样信号就不会因为两端同时输出而出错了,更详细的内容可以搜索一下三态门tri-state的资料.
1  使用inout类型数据,可以用如下写法:
inout data_inout;
) F+ b% G* w% l% Q0 B* R# Binput data_in;
reg data_reg;//data_inout的映象寄存器
( K/ R$ s7 l4 \4 a: Areg link_data;
assign data_inout=link_data?data_reg:1’bz;//link_data控制三态门
* g& j; ]2 C0 M4 t0 K6 ?- W3 g//对于data_reg,可以通过组合逻辑或者时序逻辑根据data_in对其赋值.通过控制link_data的高低电平,从而设置data_inout是输出数据还是处于高阻态,如果处于高阻态,则此时当作输入端口使用.link_data可以通过相关电路来控制.
+ Z& a/ e* N( s( l3 w$ p5 m- x2 编写测试模块时,对于inout类型的端口,需要定义成wire类型变量,而其它输入端口都定义成reg类型,这两者是有区别的.
% p7 Q0 i2 m3 Q1 [  当上面例子中的data_inout用作输入时,需要赋值给data_inout,其余情况可以断开.此时可以用assign语句实现:assign data_inout=link?data_in_t:1’bz;其中的link ,data_in_t是reg类型变量,在测试模块中赋值.
( ^* I$ V; D% _1 M; {' ~* o" H3 \: B( N  另外,可以设置一个输出端口观察data_inout用作输出的情况:
( r* U. k/ h' F- s2 r. i  Wire data_out;
+ _4 i- I  q& X$ {' t  Assign data_out_t=(!link)?data_inout:1’bz;

else，in RTL
inout  use in top module(PAD)
dont use inout(tri) in sub module
% c( Z8 Y5 s0 C! K8 U( }+ e也就是说，在内部模块最好不要出现inout，如果确实需要，那么用两个port实现，到顶层的时候再用三态实现。理由是：在非顶层模块用双向口的话，该双向口必然有它的上层跟它相连。既然是双向口，则上层至少有一个输入口和一个输出口联到该双向口上，则发生两个内部输出单元连接到一起的情况出现，这样在综合时往往会出错。

举例说明
) u7 r- X% p4 K$ f0 ^& ?输入口din定义:input[7:0]din;当双向端口
dinout作为输出口时,我们从din端口输入数据到
模块中,让数据从dinout口出来。
输出口dout定义utput[7:0]dout;当双向
端口dinout作为输入口时,我们让数据从dinout口
输入,从输出口dout输出。
双向端口dinout定义:inout[7:0]dinout;
三态门选通信号z:inputz;
当z=1时,把三态门置为高阻态,这时dinout
作为输入口用;当z=0时,开通三态门,这时dinout
; E6 L3 Z( v) ?7 y6 B) H, y7 r作为输出口用。
0 l6 l9 E/ R  r6 C& H7 A4 w8 h$ E三态门控制语句为:
assigndinout=(！z)？din＿reg:8'bz;
2 h$ v$ Q3 d. @* f7 Y6 ~7 `总的完整程序如下:
moduledinout(din,z,clk,dout,dinout);
input [7:0]din;
) ?2 G' q, Q1 k: k! g8 [input z;
input clk;
output [7:0]dout;
inout [7:0]dinout;
1 y$ x8 a4 Y5 Z7 Greg [7:0]dout;
reg [7:0]din＿reg;
0 g% a# ]5 ?! ]. Z; Sassigndinout=(！z)？din＿reg:8'bz;
4 |" s- f/ R8 R  P# J7 {always @(posedgeclk)
begin
if(！z)
  d3 r" L$ q& @! cdin＿reg=din;
  Y* ]; S+ i2 telse
" s' K0 t2 \5 g  Kdout=dinout;
end
Endmodule
& c+ ?0 K! @: ?, K- o# Z

relchhiclty

有代码就很棒 有机会试试