如何将自己写的verilog模块封装成IP核

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如何将自己写的verilog模块封装成IP核

+ h: Z3 ~* `7 y! ]1 ]将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：
& l: h, H' t# z3 X1. 什么是BlackBox
- 一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这个网表文件是怎样实现的，而只需要知道它的输入输出接口就可以了。这样的网表就称为黑盒子，因为我们不需要看到它的内部情况。
3 _" c: t# U1 \% |) W- 通常付费IP都会以BlackBox的形式
2. 如何使用BlackBox
- BlackBox网表可以是EDIF或NGC文件。
. p% \4 {/ J$ L8 J- 每个BlackBox网表都需要有一个与之相对应的HDL文件来注明它的端口。这个HDL只说明BlackBox的端口信息，而不提供具体实现信息。这个只提供端口信息的HDL文件称为Wrapper。Wrapper的名字通常需要与BlackBox网表的名字相同。
- 在ISE工程中使用BlackBox时只需要将它的Wrapper添加到工程中。然后像普通的模块一样在其上层声明和例化就可以使用。
* L/ Z/ \5 B% X6 P- BlackBox网表文件可以放在ISE工程目录中，也可以放在其他任意文件夹内。当不放在ISE工程目录时，需要在Translate属性中将Macro Search Path指向这个目录。多个目录使用"|"分割。
/ I! j. \# J4 Q* E& m. T3. 如何制作BlackBox
/ z8 W* A& S2 P" O+ U- BlackBox只是普通网表而已。XST的综合结果就可以直接作为BlackBox使用。
2 i+ p$ o# D! x* Q- 通常BlackBox外部还会连接其他逻辑，所以BlackBox中一般不插入IOBUF。在XST属性中去除Insert IO Buffer的选项。
Good luck！

yxlk

很棒