EDA365欢迎您登录！
您需要 登录 才可以下载或查看，没有帐号？注册
x
FPGA ------- 时序分析中的基本概念和术语（续篇完） 5 K$ J# L; f2 z+ H/ E
这个笔记记录的是《Vivado入门与提高》课程的关于时序分析的这一节的内容，目的是为了备忘。
( x5 ]4 s9 S; x. ~其实，以前也有这样的博文了，这里再次记录下是为了加深印象与理解。静态时序分析 6 x+ |; b1 {1 p- i1 ` }
目录 - `: e( f1 q W
Launch vs Capture Edges
6 x5 d+ {/ Q) G; v' fTiming Path 4 }( l- f$ k9 T/ {/ k% a
Timing Path Sections 5 w3 E9 ?% W+ w
Data Arrival Time 1 P/ w0 y, U6 H# T7 \' h( Q
Clock Arrival Time 8 l. R* ?! Q! [- u& S" B9 t
Data Required Time - Set up
) \$ e" N) G: m, v" Q {Data Required Time - Hold 1 b0 V0 t$ b# d0 f# F+ V
Setup Slack
/ D% J. h9 M8 t5 U \8 `Hold Slack
$ T, @- X; q l7 `5 b! i9 F+ b6 R9 X/ i! G$ _ q* p
) E( p2 \0 y; F" k/ U3 `& F
% Y# J% ?2 ^. x2 V8 `7 n/ q
& ~ [( j& S. d) \) T5 BData Required Time - Set up . I! \2 C. ~2 g, ?* @. s3 F
/ V- O! v: [: z5 [5 m2 P | 
/1 
发表于 2019-5-29 11:00
收藏
淘帖
支持！
反对！