可综合的verilog语法子集

Allevi · 发表于 2019-5-29 10:09

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可综合的verilog语法子集

在其他地方看到的，感觉比较适合初学者整理一下思路喔~~

常用的RTL语法结构如下：

●模块声明： module……endmodule

●端口声明：input,output,inout（inout的用法比较特殊，需要注意）

●信号类型：wire,reg,tri等，integer常用语for语句中（reg,wire时最常用的，一般tri和integer不用）

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helendcany · 发表于 2019-5-29 18:11

这个可是好东东啊

ycbth · 发表于 2019-5-29 18:35

学习一下

钟里寻她 · 发表于 2020-7-3 23:34

学习一下

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