FPGA之控制数码管动态扫描显示实验

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实验的功能很简单，就是让4个数码管每隔1s递增显示，使用动态扫描的方式来实现。

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从这个功能的描述可以看出，我们首先要写一个计数器模块，来让计数值每隔1s增加1，暂时实现的是16进制的东西，从0到f，之后10到1f等等。


8 j+ ^$ C+ j9 a2 J5 |, d  {7 w. i我们的实验平台的系统时钟是25MHz，不是25MHz的实验平台，可以通过PLL来分频或倍频得到25MHz的时钟。

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! \& Y) x4 O0 K( m其次，写一个模块来控制数码管的位选和段选。

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5 j) ~  }( N! {7 Q9 q( J" c实验平台的数码管是共阴极的，也就是片选端低电平有效。

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还需要注意的一个问题是：
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