关于DDR3数据组的串联电阻和上拉电阻的问题

weilaidaren · 发表于 2019-5-22 17:39

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现在做DDR3的硬件方案，不同的参考设计DDR3的处理方式很大，主要有两种：1.在数据线，地址线，控制线中间串联电阻的，2.数据线直连，在地址线，控制线通过电阻上拉到0.75V。不同的设计根据什么来确定呢？请高手帮忙！！！

cxhhqz · 发表于 2019-5-22 18:39

只见过第二种，没看过第一种，坐等大神解答

clovep · 发表于 2019-5-22 19:00

第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）
第二种是菊花链中的拓扑结构，一对多设计，不适合你的图示拓扑，属于终端匹配；

两种方式都是为了满足阻抗匹配，减少反射而设计；

随风飘远 · 发表于 2019-5-22 22:04

学习

anguchou · 发表于 2019-5-22 23:05

damping

hanhaishu · 发表于 2019-5-23 11:18

NB里面基本都是点对点连接，这两种方式都是为了阻抗匹配！
如果你的PCB做好的话，就可以直接点对点连接

weilaidaren · 发表于 2019-5-23 14:05

clovep 发表于 2019-5-22 19:003 \. Y% F- Z0 F; q* A/ j
第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）+ e# \7 n2 i) {6 {3 N3 ?! s
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谢谢大神

weilaidaren · 发表于 2019-5-23 14:05

hanhaishu 发表于 2019-5-23 11:18
: p' }7 D. ]. z8 O8 ^NB里面基本都是点对点连接，这两种方式都是为了阻抗匹配！
: K* S! ^3 J, {' e o如果你的PCB做好的话，就可以直接点对点连接

怎么能确定PCB做得好不好呢

weilaidaren · 发表于 2019-5-23 14:06

clovep 发表于 2019-5-22 19:00
) _2 m& `* Y# t3 c7 T第一种是点对点拓扑中常见的源端匹配；（DDR3中由于数据线有ODT功能，此匹配目前主要用于地址控制线）8 c7 a0 s, p, f3 z7 l7 ^
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DDR3中由于数据线有ODT功能，就不需要串接电阻了吗？为什么很多设计都还是串接呢

clovep · 发表于 2019-5-24 10:11

weilaidaren 发表于 2019-5-23 14:06
( j: T4 ^$ V% S) ]- I+ |DDR3中由于数据线有ODT功能，就不需要串接电阻了吗？为什么很多设计都还是串接呢

先确认下DATA有没有ODT吧，如果走线阻抗控制的比较好，基本是不需要的；具体可以仿真看下；

Lee_G10D0 · 发表于 2019-6-3 13:51

这只是两种不同的端接方式，要根据实际design的情况，串联端接不能驱动分布式负载，上拉消耗功率，会抬高信号的低电平

anguchou · 发表于 2019-10-31 01:06

:):)

shenming510 · 发表于 2020-6-15 16:43

学习下，最近在想为什么单片可以不接端接电阻

hdn2020 · 发表于 2020-7-10 17:19

第一种在数据线上连接很少见

t123456 · 发表于 2020-7-11 09:37

感谢楼主分享

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[仿真讨论] 关于DDR3数据组的串联电阻和上拉电阻的问题