大神教你如何编写testbench的总结

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大神教你如何编写testbench的总结

* _* N9 k! p1 Z- ~+ r. p5 @1．激励的设置
相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。
方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。
eg：
; _" d9 Z7 {) j3 dinout [0:0] bi_dir_port;
wire [0:0] bi_dir_port;
% k& _% r* p: n3 @) |3 c5 {reg [0:0] bi_dir_port_reg;
reg bi_dir_port_oe;
9 Q8 ]9 W+ A; l6 d. y
assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz;
用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入)
& X- {: {! ~8 m' Q" g0 t
: l" a( ^. V3 W- v. y* t$ x方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：
module test();
wire data_inout;
& e& ~+ m; Y0 [# }reg data_reg;
reg link;
#xx; //延时
force data_inout=1'bx; //强制作为输入端口
6 x9 [* ?- a9 Y& R5 _1 B5 _...............
#xx;
- H9 F2 z; _/ Q/ ^! A- orelease data_inout; //释放输入端口
+ G% F: _1 s2 q7 u; @endmodule

从文本文件中读取和写入向量
' a6 T' A) w0 p& n/ }; L! M$ ~1）读取文本文件：用 $readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。$readmemh 用于读取十六进制文件。例如：
5 {: f% a' c. X4 wreg [7:0] mem[1:256] // a 8-bit, 256-word 定义存储器mem
initial $readmemh ( "mem.data", mem ) // 将.dat文件读入寄存器mem中
# K1 Q8 z' B. R- W6 Rinitial $readmemh ( "mem.data", mem, 128, 1 ) // 参数为寄存器加载数据的地址始终
+ I2 d1 F; `0 Z) J: [
2）输出文本文件：打开输出文件用?$fopen 例如：
integer out_file; // out_file 是一个文件描述，需要定义为 integer类型
out_file = $fopen ( " cpu.data " ); // cpu.data 是需要打开的文件，也就是最终的输出文本
设计中的信号值可以通过$fmonitor, $fdisplay,

% a; a) |2 w3 e( |6 g) \  A2. Verilog和Ncverilog命令使用库文件或库目录
ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索
" L8 ~$ t% j# H使用库文件或库目录,只编译需要的模块而不必全部编译

3．Verilog Testbench信号记录的系统任务:
: O- @! a  E! P6 ^2 ^% P1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.
ex). $shm_open("waves.shm"); //打开波形数据库
$shm_probe(top, "AS"); // set probe on "top",
第二个参数: A -- signals of the specific scrope
S -- Ports of the specified scope and below, excluding library cells
$ K9 `0 C6 N2 Q3 G; q, wC -- Ports of the specified scope and below, including library cells
AS -- Signals of the specified scope and below, excluding library cells
AC -- Signals of the specified scope and below, including library cells
还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, "AM" "AMS" "AMC"
什么都不加表示当前scope的ports;
7 p1 V8 q% r; |7 d6 j! e( F$shm_close //关闭数据库
2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.
6 F( ~$ I/ p: A. x- p- H4 x" B! Lex). $dumpfile("filename"); //打开数据库
2 N7 h- s) j: U6 S3 Y% Z2 H$dumpvars(1, top.u1); //scope = top.u1, depth = 1
& j# Q) J4 b. {" U& X第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope.
9 w; C) |: l6 H$dumpvars; //depth = all scope = all
$dumpvars(0); //depth = all scope = current
& f+ `5 c# T! U6 X% P$dumpvars(1, top.u1); //depth = 1 scope = top.u1
$dumpoff //暂停记录数据改变,信号变化不写入库文件中
$dumpon //重新恢复记录
+ K! a- d! d( Y8 l5 Y3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.
: K/ I' n& d' c1 b; n" c- G如果要在ncverilog仿真时,记录信号, 首先要设置debussy:
3 B. n) @3 m9 @) R" o* Na. setenv LD_LIBRARY_PATH LD_LIBRARY_PATH
  W7 K; e" _) \: P6 x  A(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))
b. while invoking ncverilog use the +ncloadpli1 option.
% c% Y7 M$ B1 X& }9 M0 y0 i0 }+ oncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtr
fsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD
. l( b7 Q. v! \. ^注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限

! ?6 [) L3 s( \# s: ^在记录信号或者波形时需要指出被记录信号的路径，如：tb.module.u1.clk.
………………………………………………………………………………………………………
, K% u* S0 x" Y3 [/ B, O4 X关于信号记录的系统任务的说明：
: ]1 i0 I7 B+ y4 i* }8 w在testbench中使用信号记录的系统任务，就可以将自己需要的部分的结果以及波形文件记录下来（可采用sigalscan工具查看），适用于对较大的系统进行仿真，速度快，优于全局仿真。使用简单，在testbench中添加：initial begin
' c+ I# U6 N1 R! ~3 \$shm_open("waves.shm");
$shm_probe("要记录信号的路径“，”AS“）；
＃10000
$shm_close; 即可。
/ P# i" t7 r3 _9 j# a6 u& w

2 Z- }8 d4 W# P, U4. ncverilog编译的顺序: ncverilog file1 file2 ....
0 U0 ]* ?: b1 H* o/ p. [! Q有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是
5 a8 J: n  v' ?从后到前,就先编译file2然后才是file2.
" |) q) Y" |7 h
  X0 ~6 R  q8 l" D: b  s2 }5. 信号的强制赋值force
首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用 release 语句.
initial begin force sig1 = 1'b1; ... ; release sig1; end
force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.

6．加载测试向量时，避免在时钟的上下沿变化
5 p# y0 [* \' |5 N为了模拟真实器件的行为，加载测试向量时，避免在时钟的上下沿变化，而是在时钟的上升沿延时一个时间单位后，加载的测试向量发生变化。如：
assign #5 c="a"^b
……
4 a3 U: o7 M& ~@(posedge clk) #(0.1*`cycle) A=1;
******************************************************************************
//testbench的波形输出
module top;
...
+ b( V( x2 S8 m) Cinitial
9 k! ~* G. L2 }" dbegin
1 ]. w( x) [) `8 s$dumpfile("./top.vcd"); //存储波形的文件名和路径,一般是.vcd格式.
$dumpvars(1,top); //存储top这一层的所有信号数据
$dumpvars(2,top.u1); //存储top.u1之下两层的所有数据信号(包含top.u1这一层)
0 L2 G+ z4 R+ E* ]3 `2 \4 e$dumpvars(3,top.u2); //存储top.u2之下三层的所有数据信号(包含top.u2这一层)
6 d6 S. f: l9 r* \7 a+ [$dumpvars(0,top.u3); //存储top.u3之下所有层的所有数据信号
$ ~1 l" h& E) @0 m$ ^+ N+ k, Xend
: v8 q! \  b- k+ p- h# m& A9 @- jendmodule

9 |3 C  m% @. l3 {% e( G, g9 X//产生随机数,seed是种子
1 T# Z6 B7 J% E" D4 b$ D: B+ S+ S, E  Y$random(seed);
7 j( G; B! ]0 ~( _0 Q6 j7 r5 Hex: din <= $random(20);
+ W4 r, p; i  _4 J
$ f! T% i. J6 h" x//仿真时间,为unsigned型的64位数据
' ~" x; A4 ^  D) b$time
) S* T& m1 O7 X) r+ Sex:
...
, _  v: S5 y# rtime condition_happen_time;
...
condition_happen_time = $time;
...
$monitor($time,"data output = %d", dout);
...
//参数
+ s9 l# i& u' M3 ^6 `parameter para1 = 10,
para2 = 20,
para3 = 30;

. ~3 F6 r- e7 e/ D) u//显示任务
$display();
//监视任务
$monitor();
  S: c& ]% {! O, Z
' {2 G  n2 v! `$ H: m; B: b//延迟模型
* T8 u# e3 H% _/ _% M  lspecify
7 U% b, J4 S1 O5 i) W- g...
//describ pin-to-pin delay
enDSPecify
2 \; g' c6 T$ n7 {2 E% g& I
# A. `; h% w+ X& T5 bex:
module nand_or(Y,A,B,C);
, Y, c6 A1 f$ q$ m. Y6 hinput A,B,C;
output Y;

) @3 s% e# }6 f' d" _% nAND2 #0.2 (N,A,B);
OR2 #0.1 (Y,C,N);
& o( i% b' [" b
specify
3 W. Y/ j/ V- o8 G# [9 p(A*->Y) = 0.2;
# s/ P" o! M$ N(B*->Y) = 0.3;
2 h) S5 g; X! E( F(C*->Y) = 0.1;
% i7 I5 A/ Y9 v9 F, I5 Fendspecify
1 q* [4 T: @) x$ s6 D1 w, Z1 v# bendmodule

8 n, K8 m8 S* N( V, }//时间刻度
; F3 s& V; N  W( B`timescale 单位时间/时间精确度

, ]5 R2 R- [  P: a//文件I/O
1.打开文件
9 `# f0 m0 \& ~2 xinteger file_id;
9 g- V7 S/ T4 _* a, x7 Z$ d1 _6 ufile_id = fopen("file_path/file_name");
+ _- N$ `" n" }% p" t9 V2.写入文件
//$fmonitor只要有变化就一直记录
, `) H* l* H- X# `$fmonitor(file_id, "%format_char", parameter);
6 H4 o2 B' S5 T* m0 ~egfmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);
* @" X' Y. x1 _( Z' S  o//$fwrite需要触发条件才记录
$fwrite(file_id, "%format_char", parameter);
//$fdisplay需要触发条件才记录
+ {  F) M/ M: C4 Q  ?7 X& l8 f! a$fdisplay(file_id, "%format_char", parameter);
$fstrobe();
7 q- V4 ]: m# |( G3 I  U3.读取文件
integer file_id;
" K/ C9 W$ p" @7 V8 S; Ofile_id = $fread("file_path/file_name", "r");
9 Q: b% x0 ^$ [4.关闭文件
0 q& H  W; N+ R* j. T! p2 G3 L$fclose(fjile_id);
# S# S/ v' t( \7 J$ a/ w5.由文件设定存储器初值
$readmemh("file_name", memory_name"); //初始化数据为十六进制
$readmemb("file_name", memory_name"); //初始化数据为二进制
- V2 Q7 |& R1 `
: j6 n  Q: e1 d4 B: n5 m5 J//仿真控制
0 e7 r  Z- @# V7 I/ u2 s$finish(parameter); //parameter = 0,1,2
$stop(parameter);

//读入SDF文件
$sdf_annotate("sdf_file_name", module_instance, "scale_factors");
1 j5 ~$ }" f6 G  o1 m1 h//module_instance: sdf文件所对应的instance名.
//scale_factors:针对timming delay中的最小延时min,典型延迟typ,最大延时max调整延迟参数

//generate语句,在Verilog-2001中定义.用于表达重复性动作
4 z* R! I1 p4 {$ |1 ~. y6 g//必须事先声明genvar类型变量作为generate循环的指标
eg:
- P1 ^+ m5 X0 |1 Kgenvar i;
) s- P3 q# ]; G; p6 d# Vgenerate for(i = 0; i < 4; i = i + 1)
begin
) A8 v' A, R) z, ^  Bassign = din = i % 2;
- K4 g$ p% \0 E' x# ?- l0 O- wend
$ C" A0 c7 v+ R% Q" c. i( g8 V3 ~7 T: Oendgenerate
! _0 x$ v0 W* Z* c% c; m+ @
. c, E  w9 o0 g  {# p8 l//资源共享
. u" U& w4 D. Nalways @(A or B or C or D)
sum = sel ? (A+B)C+D);
//上面例子使用两个加法器和一个MUX,面积大

0 R$ z1 J4 b2 B( b//下面例子使用一个加法器和两个MUX,面积小
" b# i% p+ V: r. V$ Falways @(A or B or C or D)
begin
tmp1 = sel ? A:C;
" l" k9 q9 x" _tmp2 = sel ? B;
end
8 w& p: r/ k- I# z
always @(tmp1 or tmp2)
5 O# q2 F7 `) b. p6 U! J% gsum = tmp1 + tmp2;
9 h* ]9 I% P7 S% o% R
******************************************************************************
+ y: S7 [! Q2 x9 F  |模板：
module testbench; //定义一个没有输入输出的module
reg …… //将DUT的输入定义为reg类型
- [% V) H+ H& b% @0 Q+ M* ?  `……

3 U! m' C$ Z' `; x" p6 e3 Awire…… //将DUT的输出定义为wire类型
……
! y7 X+ S- M- s7 {//在这里例化DUT

initial
begin
& ~* V( p% a; G4 Z% f+ C…… //在这里添加激励(可以有多个这样的结构)
$ Z# A8 {% Q) uend
& x) q. g1 B' ^  w& m6 c8 O8 r+ X0 q
1 U" [/ B) |4 `) }3 zalways…… //通常在这里定义时钟信号

initial
0 Q. X1 B. B. z2 U) \//在这里添加比较语句(可选)
end

8 E) I( @" i9 u: v# `" Kinitial
( m5 l/ V; u9 I//在这里添加输出语句(在屏幕上显示仿真结果)
end
( ?" i  C, f3 Oendmodule
; e) _; R8 K, s: M
一下介绍一些书写Testbench的技巧：
1.如果激励中有一些重复的项目，可以考虑将这些语句编写成一个task，这样会给书写和仿真带来很大方便。例如，一个存储器的testbench的激励可以包含write，read等task。
! J# q: B3 q& a& L5 Q2 u, N2.如果DUT中包含双向信号(inout)，在编写testbench时要注意。需要一个reg变量来表示其输入，还需要一个wire变量表示其输出。
8 K- ?( R' I9 l, P3.如果initial块语句过于复杂，可以考虑将其分为互补相干的几个部分，用数个initial块来描述。在仿真时，这些initial块会并发运行。这样方便阅读和修改。
4.每个testbench都最好包含$stop语句，用以指明仿真何时结束。
最后提供一个简单的示例(转自Xilinx文档)：
) L4 Y4 t- |% C4 g% Q' R+ CDUT：
2 r2 G- x: Q6 p$ {( Q0 ]module shift_reg (clock, reset, load, sel, data, shiftreg);
input clock;
% o" _0 h) F& \! ]5 sinput reset;
+ s! S: l4 H, \; A# {. u  Minput load;
0 Q6 [# @) P9 E- H5 Pinput [1:0] sel;
input [4:0] data;
output [4:0] shiftreg;
0 \7 [) i" T: z- `" z5 q$ ~8 Areg [4:0] shiftreg;
) S9 Q2 Q  S& p0 B+ t2 [$ A) G8 L" k# Dalways @ (posedge clock)
begin
if (reset)
shiftreg = 0;
else if (load)
shiftreg = data;
else
$ \8 q* L4 t& o" |case (sel)
2’b00 : shiftreg = shiftreg;
3 j0 ^/ M0 i" E7 I+ y# k2’b01 : shiftreg = shiftreg << 1;
7 Z) S5 W: U% ?* L2 t2 x7 c! b# x& z2’b10 : shiftreg = shiftreg >> 1;
4 [  T1 H/ @4 M* ?1 Y# ndefault : shiftreg = shiftreg;
$ ^: X0 A7 d/ b9 `endcase
end
endmodule
2 \* g, L0 b& e+ `, |
5 D% O3 p/ ^: T: fTestbench：
) X5 l2 n! f+ Q4 b* ^module testbench; // declare testbench name
, E# k2 p# @( o" n! a  i2 l: greg clock;
5 l- f0 V, t  S. l4 k7 }1 \  Xreg load;
reg reset; // declaration of signals
) D( D0 x! R. m/ P6 pwire [4:0] shiftreg;
1 h$ b/ G, w2 |' j" P' t1 k6 B6 I% Q. dreg [4:0] data;
$ u, C* c; s4 D0 e7 ]! T" wreg [1:0] sel;
// instantiation of the shift_reg design below
shift_reg dut(.clock (clock),
.load (load),
: Q( {! U, J( ^6 ]9 w.reset (reset),
6 a5 C0 g4 l3 {$ I2 u.shiftreg (shiftreg),
.data (data),
.sel (sel));
//this process block sets up the free running clock
1 s: p9 E% x0 |* ~' ?; r4 u) j4 Jinitial begin
! y, C7 l9 ~, K; R4 d  Uclock = 0;
3 {- [% f( Z! Z7 a) B9 I6 s! V: Sforever #50 clock = ~clock;
$ Q, F) J/ Q/ yend
initial begin// this process block specifies the stimulus.
! f, i2 r7 [1 x+ J$ [reset = 1;
data = 5’b00000;
load = 0;
sel = 2’b00;
#200
. q* o% s, M, \" `, preset = 0;
& w1 ^! a5 h! K& u  R) aload = 1;
1 A/ \, h: N9 x8 `0 G* A#200
+ ^  \, J' {1 T' ~) t8 rdata = 5’b00001;
7 ~( i6 |5 ~+ S) I4 t) t#100
sel = 2’b01;
8 F' }/ i# [' P- P% H, Eload = 0;
( s/ ?3 R# G5 a% |' k/ y$ J#200
sel = 2’b10;
#1000 $stop;
end
initial begin// this process block pipes the ASCII results to the
//terminal or text editor
$timeformat(-9,1,"ns",12);
+ B# C, z8 \; ]0 u! y' h' }. U$display(" Time Clk Rst Ld SftRg Data Sel");
$monitor("%t %b %b %b %b %b %b", $realtime,
( Z* W8 u' C2 H7 ^2 d$ e9 Nclock, reset, load, shiftreg, data, sel);
end
endmodule

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