大神教你如何编写testbench的总结

House · 发表于 2019-5-23 07:00

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大神教你如何编写testbench的总结

1．激励的设置
相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。
方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。
eg：
inout [0:0] bi_dir_port;
wire [0:0] bi_dir_port;
reg [0:0] bi_dir_port_reg;
reg bi_dir_port_oe;

assign bi_dir_port=bi_dir_port_oe?bi_dir_port_reg:1'bz;
用bi_dir_port_oe控制端口数据方向，并利用中间变量寄存器改变其值。等于两个模块之间用inout双向口互连。往端口写（就是往模块里面输入)

方法2：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：
module test();
wire data_inout;
reg data_reg;
reg link;
#xx; //延时
force data_inout=1'bx; //强制作为输入端口
...............
#xx;
release data_inout; //释放输入端口
endmodule

从文本文件中读取和写入向量
1）读取文本文件：用 $readmemb系统任务从文本文件中读取二进制向量（可以包含输入激励和输出期望值）。$readmemh 用于读取十六进制文件。例如：
reg [7:0] mem[1:256] // a 8-bit, 256-word 定义存储器mem
initial $readmemh ( "mem.data", mem ) // 将.dat文件读入寄存器mem中
initial $readmemh ( "mem.data", mem, 128, 1 ) // 参数为寄存器加载数据的地址始终

2）输出文本文件：打开输出文件用?$fopen 例如：
integer out_file; // out_file 是一个文件描述，需要定义为 integer类型
out_file = $fopen ( " cpu.data " ); // cpu.data 是需要打开的文件，也就是最终的输出文本
设计中的信号值可以通过$fmonitor, $fdisplay,

2. Verilog和Ncverilog命令使用库文件或库目录
ex). ncverilog -f run.f -v lib/lib.v -y lib2 +libext+.v //一般编译文件在run.f中, 库文件在lib.v中,lib2目录中的.v文件系统自动搜索
使用库文件或库目录,只编译需要的模块而不必全部编译

3．Verilog Testbench信号记录的系统任务:
1). SHM数据库可以记录在设计仿真过程中信号的变化. 它只在probes有效的时间内记录你set probe on的信号的变化.
ex). $shm_open("waves.shm"); //打开波形数据库
$shm_probe(top, "AS"); // set probe on "top",
第二个参数: A -- signals of the specific scrope
S -- Ports of the specified scope and below, excluding library cells
C -- Ports of the specified scope and below, including library cells
AS -- Signals of the specified scope and below, excluding library cells
AC -- Signals of the specified scope and below, including library cells
还有一个 M ,表示当前scope的memories, 可以跟上面的结合使用, "AM" "AMS" "AMC"
什么都不加表示当前scope的ports;
$shm_close //关闭数据库
2). VCD数据库也可以记录在设计仿真过程中信号的变化. 它只记录你选择的信号的变化.
ex). $dumpfile("filename"); //打开数据库
$dumpvars(1, top.u1); //scope = top.u1, depth = 1
第一个参数表示深度, 为0时记录所有深度; 第二个参数表示scope,省略时表当前的scope.
$dumpvars; //depth = all scope = all
$dumpvars(0); //depth = all scope = current
$dumpvars(1, top.u1); //depth = 1 scope = top.u1
$dumpoff //暂停记录数据改变,信号变化不写入库文件中
$dumpon //重新恢复记录
3). Debussy fsdb数据库也可以记录信号的变化,它的优势是可以跟debussy结合,方便调试.
如果要在ncverilog仿真时,记录信号, 首先要设置debussy:
a. setenv LD_LIBRARY_PATH

LD_LIBRARY_PATH
(path for debpli.so file (/share/PLI/nc_xl//nc_loadpli1))
b. while invoking ncverilog use the +ncloadpli1 option.
ncverilog -f run.f +debug +ncloadpli1=debpli:deb_PLIPtr
fsdb数据库文件的记录方法,是使用$fsdbDumpfile和$fsdbDumpvars系统函数,使用方法参见VCD
注意: 在用ncverilog的时候,为了正确地记录波形,要使用参数: "+access+rw", 否则没有读写权限

在记录信号或者波形时需要指出被记录信号的路径，如：tb.module.u1.clk.
………………………………………………………………………………………………………
关于信号记录的系统任务的说明：
在testbench中使用信号记录的系统任务，就可以将自己需要的部分的结果以及波形文件记录下来（可采用sigalscan工具查看），适用于对较大的系统进行仿真，速度快，优于全局仿真。使用简单，在testbench中添加：initial begin
$shm_open("waves.shm");
$shm_probe("要记录信号的路径“，”AS“）；
＃10000
$shm_close; 即可。

4. ncverilog编译的顺序: ncverilog file1 file2 ....
有时候这些文件存在依存关系,如在file2中要用到在file1中定义的变量,这时候就要注意其编译的顺序是
从后到前,就先编译file2然后才是file2.

5. 信号的强制赋值force
首先, force语句只能在过程语句中出现,即要在initial 或者 always 中间. 去除force 用 release 语句.
initial begin force sig1 = 1'b1; ... ; release sig1; end
force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值.

6．加载测试向量时，避免在时钟的上下沿变化
为了模拟真实器件的行为，加载测试向量时，避免在时钟的上下沿变化，而是在时钟的上升沿延时一个时间单位后，加载的测试向量发生变化。如：
assign #5 c="a"^b
……
@(posedge clk) #(0.1*`cycle) A=1;
******************************************************************************
//testbench的波形输出
module top;
...
initial
begin
$dumpfile("./top.vcd"); //存储波形的文件名和路径,一般是.vcd格式.
$dumpvars(1,top); //存储top这一层的所有信号数据
$dumpvars(2,top.u1); //存储top.u1之下两层的所有数据信号(包含top.u1这一层)
$dumpvars(3,top.u2); //存储top.u2之下三层的所有数据信号(包含top.u2这一层)
$dumpvars(0,top.u3); //存储top.u3之下所有层的所有数据信号
end
endmodule

//产生随机数,seed是种子
$random(seed);
ex: din <= $random(20);

//仿真时间,为unsigned型的64位数据
$time
ex:
...
time condition_happen_time;
...
condition_happen_time = $time;
...
$monitor($time,"data output = %d", dout);
...
//参数
parameter para1 = 10,
para2 = 20,
para3 = 30;

//显示任务
$display();
//监视任务
$monitor();

//延迟模型
specify
...
//describ pin-to-pin delay
enDSPecify

ex:
module nand_or(Y,A,B,C);
input A,B,C;
output Y;

AND2 #0.2 (N,A,B);
OR2 #0.1 (Y,C,N);

specify
(A*->Y) = 0.2;
(B*->Y) = 0.3;
(C*->Y) = 0.1;
endspecify
endmodule

//时间刻度
`timescale 单位时间/时间精确度

//文件I/O
1.打开文件
integer file_id;
file_id = fopen("file_path/file_name");
2.写入文件
//$fmonitor只要有变化就一直记录
$fmonitor(file_id, "%format_char", parameter);
eg

fmonitor(file_id, "%m: %t in1=%d o1=%h", $time, in1, o1);
//$fwrite需要触发条件才记录
$fwrite(file_id, "%format_char", parameter);
//$fdisplay需要触发条件才记录
$fdisplay(file_id, "%format_char", parameter);
$fstrobe();
3.读取文件
integer file_id;
file_id = $fread("file_path/file_name", "r");
4.关闭文件
$fclose(fjile_id);
5.由文件设定存储器初值
$readmemh("file_name", memory_name"); //初始化数据为十六进制
$readmemb("file_name", memory_name"); //初始化数据为二进制

//仿真控制
$finish(parameter); //parameter = 0,1,2
$stop(parameter);

//读入SDF文件
$sdf_annotate("sdf_file_name", module_instance, "scale_factors");
//module_instance: sdf文件所对应的instance名.
//scale_factors:针对timming delay中的最小延时min,典型延迟typ,最大延时max调整延迟参数

//generate语句,在Verilog-2001中定义.用于表达重复性动作
//必须事先声明genvar类型变量作为generate循环的指标
eg:
genvar i;
generate for(i = 0; i < 4; i = i + 1)
begin
assign = din = i % 2;
end& y8 q. D$ G, b9 N" F" y
endgenerate
- i( ^' a1 o* [
/ k9 M7 _. T5 A4 H//资源共享$ \* ?# l% u" e; Z
always @(A or B or C or D)! h. a6 |3 A; _* V
sum = sel ? (A+B)C+D);( o, C& K& I) C  z
//上面例子使用两个加法器和一个MUX,面积大
) x  j" w( @0 W" D4 h( _( L% Z! E+ a& }( k0 Q7 }
//下面例子使用一个加法器和两个MUX,面积小
, ?+ v$ s$ h1 Calways @(A or B or C or D)( [2 B. j0 g1 j- V8 @: e+ Z8 @* c: y
begin
" _' E! {8 L6 j* g" y* ~0 btmp1 = sel ? A:C;
/ B. r3 ~' a: D5 \tmp2 = sel ? B;4 d6 [# |7 s4 i, `  {2 z5 m; G
end
( @6 j1 @0 t: n" ]0 v  I7 i# Q& M, \/ g0 f
always @(tmp1 or tmp2)$ t: k/ }5 q( o! ?7 Q* ^/ y  ^' I
sum = tmp1 + tmp2;
3 i0 p9 _8 J$ {/ M" G" ?' o' X8 [0 B0 J- G  X* s
******************************************************************************
( Q$ P+ G) u% e6 J: y7 B5 P模板：
: B; @6 v; `% ymodule testbench; //定义一个没有输入输出的module
0 Z7 _6 r7 q8 {reg …… //将DUT的输入定义为reg类型$ b& d" C7 C" Q* N  G% {
……
- ^, i' O5 \; R8 F7 N0 Y  ]- r+ S: l# @- V& l) C
wire…… //将DUT的输出定义为wire类型
" A( ?& A& ?+ ~……
2 a/ {1 J1 `$ ?//在这里例化DUT& m) j, E7 R$ a

% A' R) |, D: T/ g. _2 {initial3 }4 B% ?; s3 b' x
begin! A2 K5 `) @' J% N* l/ o
…… //在这里添加激励(可以有多个这样的结构)+ J: B( Z/ w: p; t+ f4 \1 ], Y  W
end
8 J1 t6 |% _0 R! T- ]
' m$ m7 J1 C- \, A: T# H1 salways…… //通常在这里定义时钟信号
! a7 e; i& ^/ Q: U3 Y7 S8 p. Z9 v6 f# ~$ T9 {# Z1 O% q) @' p
initial
' \* ~8 G/ U/ B# \5 V) P//在这里添加比较语句(可选)  o: X- Z# T; h, ~
end
. E- d4 e# E4 f0 c3 r
6 V1 g6 L! {0 E& M, Z. N. O4 ?9 Einitial
. V/ Z8 S3 I5 A//在这里添加输出语句(在屏幕上显示仿真结果)! @4 Z( i* t, A2 ^7 F
end, q: J2 M" _3 e; b
endmodule3 t5 m& R, I0 r1 @  N

2 U1 x+ V- v4 \% ~" u9 n& O1 ]一下介绍一些书写Testbench的技巧：3 J) W& q0 _6 e) Q& z6 I
1.如果激励中有一些重复的项目，可以考虑将这些语句编写成一个task，这样会给书写和仿真带来很大方便。例如，一个存储器的testbench的激励可以包含write，read等task。
3 _. K$ l- ?& G7 B2.如果DUT中包含双向信号(inout)，在编写testbench时要注意。需要一个reg变量来表示其输入，还需要一个wire变量表示其输出。7 v' ?* p/ ]  h5 M( ?% l; S. b
3.如果initial块语句过于复杂，可以考虑将其分为互补相干的几个部分，用数个initial块来描述。在仿真时，这些initial块会并发运行。这样方便阅读和修改。
; Y2 J0 \% k) l7 E9 {& h4.每个testbench都最好包含$stop语句，用以指明仿真何时结束。8 D4 H  w( l0 |
最后提供一个简单的示例(转自Xilinx文档)：0 L1 e+ A# {8 \% }2 T4 J: ~9 m6 o
DUT：
/ A$ Q3 w4 z1 ~module shift_reg (clock, reset, load, sel, data, shiftreg);, p  ^! @' S. D
input clock;
, f/ \0 R  D) [" _# u0 X: Ninput reset;
4 h4 @2 G+ P# P/ x+ K6 Pinput load;1 W$ m+ K2 U# l* j- @9 \$ a. T
input [1:0] sel;! t  n# L+ T: O9 S
input [4:0] data;8 i' ^5 a* w& z5 z6 `
output [4:0] shiftreg;
/ k' V  }5 n8 n1 t. Dreg [4:0] shiftreg;
7 h; h8 W: [5 }2 Q! B) kalways @ (posedge clock); B+ s* D) U6 U" z" W1 T0 U
begin: C/ O8 w( }/ A: ~+ Z: J3 e4 r7 `
if (reset)( B! m8 @* d5 w+ I9 L5 S  V7 f
shiftreg = 0;
/ D4 L: o3 W* t& Telse if (load)
% K! Z4 K; F4 A2 \8 ]. Rshiftreg = data;
$ D& f8 g4 u3 ~9 D/ {else8 G9 U% G) |8 b* z
case (sel)
4 Y. \# _8 w7 ~) [( y2’b00 : shiftreg = shiftreg;3 M3 {/ J* e2 v1 w: Y
2’b01 : shiftreg = shiftreg << 1;
# c1 P# J7 `' X# {+ d/ |, a! P2’b10 : shiftreg = shiftreg >> 1;/ Q8 U/ B1 b1 @* k+ g% K. n
default : shiftreg = shiftreg;
, t9 a0 j. n" gendcase% E7 a# x5 j* g% o' }& |
end
: m. c! J2 O/ M/ x. {9 x$ q" fendmodule
3 p/ n% \$ H2 p" p0 y$ ^' r! G
Testbench：
' g8 w8 `  Q, Bmodule testbench; // declare testbench name
; |4 F2 i# }( `8 n9 ~reg clock;
2 O7 y1 w# \( S4 _7 e6 q2 h# dreg load;
, b) `0 f2 N' C; t. a6 treg reset; // declaration of signals
0 i* k2 @/ J' X2 d3 Z: rwire [4:0] shiftreg;
* A3 H% I2 L  q& X5 Wreg [4:0] data;7 j" v0 _+ q/ a9 o8 \. w5 f3 s
reg [1:0] sel;
+ _4 I- e  T* [) X6 C4 f7 f- e// instantiation of the shift_reg design below: V# M% y/ N* g8 M
shift_reg dut(.clock (clock),
3 s7 h& @, B( I% y1 G& r.load (load),0 x: @. ?% d! c( [
.reset (reset),* h8 \& ~' n( o' s. d! f. G
.shiftreg (shiftreg),% v4 g$ y3 L4 _
.data (data),; d- j+ \  k/ J) U% L+ t# A, i
.sel (sel));9 D- p, I, z! v
//this process block sets up the free running clock0 |8 j  b  ]) u
initial begin
$ k* x- y  J$ H. a  `' `& aclock = 0;) V& o+ C' c2 O! b0 I! H# b/ S
forever #50 clock = ~clock;- B' p+ S' D8 a5 T7 m1 z
end% X! w3 J7 ^7 s: k' \5 y
initial begin// this process block specifies the stimulus.2 m1 d1 I6 q  V  G0 l7 i
reset = 1;  M, m8 t7 T/ r3 c8 Q0 ]3 S7 @9 i
data = 5’b00000;
2 b6 y. L; x+ }& j2 [& F: Y0 a! }load = 0;" h/ q# c! V/ q; v1 D0 @- a
sel = 2’b00;
2 K& C* ~, v! K7 {8 \8 {( p#2006 a5 ~# H3 T" J. F$ ~) Z' d, k( X
reset = 0;/ m2 _% f) F4 W1 F2 t- m2 E
load = 1;# N6 `" p! V% T. Q0 k2 h+ t
#2009 e9 G9 P6 h$ r$ E' z; `) ~- r
data = 5’b00001;
9 M8 X. T1 l. c& L) b. j#100
0 l+ C# @  ?" Isel = 2’b01;8 \/ }7 \4 [* h" r
load = 0;0 z: z0 s6 x2 ?
#200
3 x0 d+ M* c3 ?, Q3 ksel = 2’b10;
6 T9 [/ z9 S  [, X, J* c+ T6 Z#1000 $stop;; ^: N; ]6 c" h9 ]- d
end$ E) o/ V! p& [/ }
initial begin// this process block pipes the ASCII results to the) j; I' c. m" o" w9 x1 Z
//terminal or text editor
* Y4 w: a$ f! A$ ~$timeformat(-9,1,"ns",12);
# _' z% \, O- `8 d" d$display(" Time Clk Rst Ld SftRg Data Sel");
$ ^+ j) ]9 A& ?. ~" c  n( l$monitor("%t %b %b %b %b %b %b", $realtime,* W' s) A- ^3 W6 h$ e
clock, reset, load, shiftreg, data, sel);& D8 B. G1 s8 o  Y! ~
end
/ [( C3 v8 T$ B# B: Yendmodule& f2 {0 W$ I( B8 R/ j

wu68aq · 发表于 2019-5-23 16:27

很棒的教程而且有代码改天就试试

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