Verilog HDL 任意整数分频

Allevi · 发表于 2019-5-22 09:56

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Verilog HDL 任意整数分频

0 引言
　　
　　在数字逻辑电路设计中，分频器是一种基本电路，通常用来对某个给定频率的时钟进行分频，得到所需的时钟。时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。整数分频可以简单的使用模n 计数器实现，即随驱动时钟跳变n 次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数。
　　模 n 计数器的进位脉冲的宽度一般与驱动时钟相同，这对于边沿驱动的时序逻辑并不会带来什么问题。但是在某些需要使用电平逻辑的设计中，我们更希望分频时钟拥有50%，或者与驱动时钟相同的占空比。这时就需要通过另外的逻辑方法来进行分频，或者使用PLL。
　　在基于 cpld（复杂可编程逻辑器件）/FPGA（现场可编程门阵列）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。
　　本文利用 VHDL（超高速集成电路硬件描述语言），通过Quartus II 7.1 开发平台，设计了一种能够实现等占空比的整数分频器，这种设计方法原理简单，可重用性好，而且只需很少的逻辑宏单元。
　　
　　1 分频原理
　　
　　1.1 偶数倍（2N）分频
　　使用一个模 N 计数器模块即可实现，即利用模N 计数器从0 开始对输入时钟的上升沿计数，计数值等于N 时，输出时钟进行翻转，同时给计数器一个复位信号使之从0 开始重新计数，以此循环即可。为偶数倍分频原理示意图。
　　
　　1.2 奇数倍（2N+1）分频
　　占空比为 X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以实现。取0 至2N 之间某一数值X(0<X<2N)，当计数器时钟上升沿从0 开始计数到X 值时输出时钟翻转一次，在计数器继续计数达到2N＋1 时，输出时钟再次翻转并对计数器置一复位信号，使之从0 开始重新计数，即可实现。
　　
　　1.3 占空比为 50％的分频
　　1.2 中占空比为非50％的输出时钟在输入时钟的上升沿触发翻转。若在同一个输入时钟周期内，此计数器分别在输入时钟的上升沿和下降沿触发翻转得到的两路信号，再将所得到的信号进行逻辑或，即可得到占空比为50％的奇数倍分频时钟。当然其输出端再与偶数倍分频器串接则可以实现偶数倍分频。奇数倍分频原理如所示：
　　
　　1.4 N-0.5 倍分频
　　采用模 N 计数器可以实现。具体如下：计数器从0 开始上升沿计数，计数达到N-1 上升沿时，输出时钟需翻转，由于分频值为N-0.5，所以在时钟翻转后经历0.5 个周期时，计数器输出时钟必须进行再次翻转，即当CLK 为下降沿时计数器的输入端应为上升沿脉冲，使计数器计数达到N 而复位为0 重新开始计数同时输出时钟翻转。这个过程所要做的就是对CLK 进行适当的变换，使之送给计数器的触发时钟每经历N-0.5 个周期就翻转一次。本设计未作要求，因此仅叙述原理，实际并没有完成该部分设计。
　　
　　1.5 对于任意的 N＋A/B 倍分频（N、A、B∈Z，A?B）
　　分别设计一个分频值为 N 和分频值N＋1 的整数分频器，采用脉冲计数来控制单位时间内两个分频器出现的次数，从而获得所需要的小数分频值。可以采取如下方法来计算各自出现的频率：
　　设N 分频器出现的频率为a，则N×a＋（N+1）×（B-a）＝N×B＋A ，求解该方程可知a＝B-A。所以 N＋1 分频器出现的频率为A。例如实现7＋2/5 分频，取a 为3，即7×3＋8×2就可以实现。但是由于这种小数分频输出的时钟脉冲抖动很大，现实中很少使用。这里仅叙述原理，并没有完成该部分的设计。
　　
　　1.6 利用 PLL 模块设计分频器
　　利用 PLL 模块将待分频时钟（CLK）进行倍频得到待分频时钟的2 倍频时钟（2CLK），这样以来，为了完成对CLK 的N（N∈Z）分频就只要对2CLK 进行2N（N∈Z）分频，也就只要考虑偶数分频，从而简化了设计，但由于PLL 输入时钟不能任意改变，使得设计有较大的局限性。
　　
　　2 具体设计思路
　　
　　2.1 单纯利用逻辑代码编写
　　主要设计思想是通过对分频系数的模运算将偶数分频和奇数分频分成两种情况分别考虑，偶数分频比较简单，此处不赘述，可参考原理部分的叙述；奇数(2N+1)分频时分别对待分频时钟的上升沿和下降沿进行计数，上升沿计到0 和2N 时翻转输出信号，并重新计数，下降沿计到N 时翻转输出信号，并重新计数，将两信号相或就得到占空比为50%的时钟。据上述思想，设计出divider.vhd。在divider 基础上对代码进行优化，上升沿计满2N+1 时翻转输出信号，下降沿计满N 时翻转输出信号，两信号相异或就得到占空比为50%的时钟信号，设计出DIV_N。
　　
　　2.2 调用 PLL 模块完成设计
　　调用 PLL 宏模块，将输入进行倍频处理，再对PLL 模块的输出时钟进行2N 分频即可。
　　
　　3 仿真及综合情况
　　
　　3.1 软件仿真
　　ModelSim SE 6.1f 和Quartus II 7.1 两者比较而言，ModelSim 的仿真更为专业和精确，因此本文用Modelsim 完成仿真工作。但调用PLL 模块时用到了Altera 的库，因此无法利用ModelSim 进行仿真，仅给出了在Quartus II 中的仿真情况。由仿真情况可以看出，采用逻辑代码完成的设计很好地实现了任意分频器的功能，利用PLL 模块，输出时钟相对输入时钟有较大的延时。
　　3.1.1 在 ModelSim 中的仿真
　　使用 ModelSim SE 6.1f 对DIV_N 进行仿真，为偶数倍分频仿真结果，为奇数倍分频仿真结果。
　　3.1.2 调用 PLL 模块仿真情况
　　在 Quartus II 中定制PLL 宏模块，对输入时钟进行倍频，然后再对所得时钟进行2N 分频，可实现任意分频。仿真情况如所示。
　　
　　3.2 综合情况：
　　较 divider 而言，DIV_N 代码数量更少，同时减少了两临时信号的翻转次数，降低了程序复杂度的同时，节省了设计所用的逻辑资源。
　　3.2.1 在 QuartusII 中的综合情况
　　测试的硬件核心为 Altera 公司的FPGA 芯片，型号为：EP1C3T144C8，所用的综合软件为Quartus II 7.1，两个版本的任意整数分频器的综合情况如表1 所示。
　　3.2.2 综合所得的RTL 图
　　利用综合软件 Synplify Pro 对两个版本的分频器（版本1：divider.vhd，版本2：DIV_N.vhd）进行综合，得到RTL 图分别入所示。
　　
　　4 结论
　　
　　本文讨论了一种基于 VHDL 的可以实现任意整数分频电路设计的方法，实现占空比为50%任意整数分频。并以EP1C3T144C8 为目标芯片进行了仿真和测试, 结果完全符合设计要求。在一些特殊的场合, 这种占空比为50%的任意整数分频电路是很重要的。

Allevi · 发表于 2019-5-22 09:57

//任意整数倍的分频器
module CLK_Division(CLK_In,CLK_In_N,CLK_Out);
   input CLK_In;
   input [31:0] CLK_In_N;
   output CLK_Out;
   reg CLK_Out;    reg [31:0] CLK_Count;
   reg [31:0] CLK_Count_H; //分频计数器高电平计数
   reg [31:0] CLK_Count_L; //分频计数器低电平计数
   reg CLK_Count_Odd; //分频计数器奇数分频时低电平计数校正
   reg CLK_Div_1;
   reg CLK_Div_2;
   always
   begin
      if(CLK_In_N==0)CLK_Out<=0;
      else if(CLK_In_N==1)CLK_Out<=CLK_In;
      else CLK_Out<=CLK_Div_1|CLK_Div_2;
      CLK_Count_H<=CLK_In_N/2;
      CLK_Count_Odd<=CLK_In_N[0];
      CLK_Count_L<=CLK_Count_H+CLK_Count_Odd; //分频计数器奇数分频时低电平计数校正
   end

   always @ (posedge CLK_In)
   begin
      if((CLK_Div_1==1)&&(CLK_Count>=CLK_Count_H))
      begin
            CLK_Count<=1;
            CLK_Div_1<=0;
      end
      else if(CLK_Count>=CLK_Count_L)
begin
         CLK_Count<=1;
         CLK_Div_1<=1;
      end
      else CLK_Count<=CLK_Count+1;
   end
always @ (negedge CLK_In)
begin
      if((CLK_Div_1==1)&&(CLK_Count_Odd==1))CLK_Div_2<=1;
      else CLK_Div_2<=0;
end
endmodule

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